FPGA-Simulation für Leistungselektronik und Motorantriebe

Wichtigste Erkenntnisse

• Die Solver-Architektur orientiert sich am schnellsten zu testenden Phänomen. Bei einem Wandler, der mit über 100 kHz schaltet, wird daher zunächst kein CPU-Zeitschritt berücksichtigt, bevor andere Anforderungen geprüft werden.
• CPU-Solver halten zwischen 10 und 50 Mikrosekunden, während FPGA-Solver 200 bis 500 Nanosekunden erreichen, und diese Differenz entscheidet darüber, welche Schalteffekte überhaupt auftreten.
• Die FPGA-Auflösung geht auf Kosten der Flexibilität durch Festkommazahlen, eine begrenzte Modellgröße und lange Bitstream-Erstellung, weshalb die frühzeitige Aufteilung zwischen CPU und FPGA die wichtigste Entscheidung ist.

Die FPGA-Simulation dient dazu, einen Regelkreis schneller zu schließen, als eine CPU einen einzelnen Zeitschritt abschließen kann.

Leistungswandler treiben die Schaltfrequenzen immer weiter in die Höhe, während die Modelle, die zu ihrer Validierung verwendet werden, im Mikrosekundenbereich arbeiten. Elektromotorsysteme verbrauchen bereits 53 % des weltweiten Stromverbrauchs , und fast alle sind mittlerweile mit einem Schaltwandler ausgestattet, dessen Leistung ein Testsystem präzise abbilden muss. Die Diskrepanz zwischen den Abtastwerten eines CPU-Solvers und den tatsächlichen Werten des Prüfstands ist enorm. hardware Genau das passiert, wenn die Validierung stillschweigend scheitert.

Die Architekturfrage betrifft nicht die reine Geschwindigkeit. Es geht darum, Schaltvorgänge in dem Zeitrahmen aufzulösen, in dem Ihr Controller sie erfasst. Ein CPU-Solver mit 25 Mikrosekunden und ein FPGA-Solver mit 250 Nanosekunden liefern bei einem 100-kHz-Wandler keine geringfügig unterschiedlichen Ergebnisse. Der eine liefert eine nutzbare Wellenform, der andere einen Mittelwert, der das eigentliche Verhalten verschleiert. Tests für.

Was die FPGA-Simulation für ein Echtzeitmodell bedeutet

Die FPGA-Simulation verlagert den Solver aus dem sequenziellen Modus heraus. software und in Logikgatter. Die Schaltungsgleichungen bilden eine feste arithmetische Pipeline, die in der Struktur verankert ist und in jedem Taktzyklus eine neue Lösung erzeugt. Die Zeitschritte liegen bei Wandlermodellen zwischen 200 und 500 Nanosekunden, wobei die Eingangs- und Ausgangspfade im Bereich von einigen zehn Nanosekunden gemessen werden.

Ein dreiphasiger Zweipegelwechselrichter verdeutlicht den Unterschied. Sechs Schalter, ihre antiparallelen Dioden und die zugehörigen Knotengleichungen werden zu Festkomma-Arithmetikblöcken kompiliert, die alle parallel ausgewertet werden. Der Solver ruft niemals eine Anweisung ab, wartet niemals auf eine Cache-Zeile und übergibt niemals die Kontrolle an einen Betriebssystem-Scheduler. Das Ergebnis ist in jedem Schritt die gleiche Latenz – die Eigenschaft, die entscheidend ist, wenn ein physikalischer Regler einen Stromregelkreis gegen das Modell schließt.

Dieser Determinismus hat eine Designkonsequenz. Die Modellgröße ist bei der Erstellung des Bitstreams festgelegt, daher begrenzen die Geräteressourcen die Anzahl der gleichzeitig speicherbaren Switches, Nodes und Maschinenmodelle. Ingenieur:innen Wer den FPGA als Beschleuniger betrachtet, den er mitten im Projekt erweitern kann, entdeckt dies erst spät.

Warum CPU-basierte Zeitschritte bei etwa 10 Mikrosekunden stoppen

Ein CPU-Kern wertet ein Modell Operation für Operation aus, daher muss der Zeitschritt die vollständige Matrixlösung sowie die Interruptbehandlung abdecken. I/O Übertragung. Echtzeit- Stromversorgungssystemmodelle pendeln sich auf einem dedizierten Kern zwischen 10 und 50 Mikrosekunden ein. Bei einem niedrigeren Wert besteht kein Spielraum für Überschreitungen.

Die Grenze wird erst bei höheren Schaltgeschwindigkeiten sichtbar. Ein 60-Hz-Verteilnetz, dessen Zeitschrittweite 50 Mikrosekunden beträgt, liefert über 300 Messwerte pro Grundperiode – mehr als ausreichend. Wendet man denselben Solver auf einen 20-kHz-Wechselrichter an, erhält jede Schaltperiode nur einen Messwert. Daher quantisiert das vom Modell verwendete Tastverhältnis auf den Zeitschritt, und der angegebene Restwelligkeitsstrom ist fiktiv. Zeitgestempelte Gate-Erfassung und Interpolation stellen einen Teil dieser Genauigkeit wieder her, und für eine Ansteuerung mit 5 kHz ist das oft ausreichend. Allerdings kann diese Technik weder eine Totzeit von 500 Nanosekunden noch einen Entsättigungstransienten, der vollständig zwischen den Messwerten auftritt, erfassen.

„Wenn man denselben Solver auf einen 20-kHz-Wechselrichter anwendet, erhält jede Schaltperiode eine Abtastung, sodass das vom Modell angewendete Tastverhältnis auf den Zeitschritt quantisiert wird und der von ihm gemeldete Restwelligkeitsstrom fiktiv ist.“

Vergleich der Schaltgenauigkeit von CPU- und FPGA-Solvern

Der Hauptunterschied zwischen CPU- und FPGA-Solvern liegt im Ort der Rechenoperationen. Eine CPU führt das Modell sequenziell als Anweisungen aus, während ein FPGA dieselben Gleichungen räumlich aufteilt und sie parallel in jedem Taktzyklus löst. Dieser strukturelle Unterschied ist der Grund für die Zeitspanne zwischen einem 25-Mikrosekunden- und einem 250-Nanosekunden-Zeitschritt.

Keine der beiden Architekturen ist eindeutig überlegen. Ein Verteilungsnetz mit 400 Knoten und Schutzlogik läuft problemlos auf CPU-Kernen und würde einen kompletten FPGA belegen, noch bevor man die Hälfte davon modelliert hätte. Ein Siliziumkarbid-Wandler mit 150 kHz und Schaltverlusten auf Bauelementebene kann auf einer CPU nicht mit brauchbarer Genauigkeit betrieben werden.

Die Kompilierungszeit ist der Faktor, den Teams am häufigsten unterschätzen. Eine CPU-Modellbearbeitung ist in Sekundenschnelle abgeschlossen, während ein FPGA-Bitstream-Build mehrere zehn Minuten dauert. Dies beeinflusst die Planung einer Sitzung stärker als die reine Ausführungsgeschwindigkeit des Modells.

Welchen Zeitschritt Ihre Schaltfrequenz tatsächlich benötigt

Wählen Sie den Zeitschritt aus der Schaltperiode und nicht aus der hardware Die Messungen sind bereits abgeschlossen. Genaue Werte für Restwelligkeit und Dämpfung erfordern etwa 50 bis 100 Messwerte innerhalb jeder Schaltperiode. Daher legt die Schaltfrequenz des Wandlers den Mindestwert fest, bevor andere Faktoren in die Berechnung einfließen.

Durch die arithmetischen Berechnungen werden die Grenzen konkret.

• Ein 10-kHz-IGBT-Treiber hat eine Schaltperiode von 100 Mikrosekunden, daher hält ein Zeitschritt von 1 Mikrosekunde den Tastverhältnisfehler nahe 1 %.
• Ein 100-kHz-Siliziumkarbid- oder Galliumnitrid-Tisch hat eine Periodendauer von 10 Mikrosekunden, was den Zeitschritt auf etwa 100 Nanosekunden verschiebt.
• Eine Totzeit von 500 Nanosekunden verschwindet vollständig bei jeder Zeitschrittweite, die gröber als eine halbe Mikrosekunde ist.
• Die Amplitude des Ripple-Stroms wird als niedrig angezeigt, sobald weniger als 20 Messwerte innerhalb jeder Schaltperiode eintreffen.
• Die Auflösung der Gate-Erfassung setzt die praktische Untergrenze, da ein Duty-Befehl, den der Simulator nicht mit einem Zeitstempel versehen kann, nicht reproduziert werden kann.

Diese Zahlen erklären, warum so viele Benchmarks gemischte Ergebnisse liefern. Thermische Netzwerke und mechanische Lasten bewegen sich innerhalb von Millisekunden und verschwenden FPGA-Ressourcen, während das Umschalten von Wandlern Nanosekunden dauert und auf der CPU zu bedeutungslosen Ergebnissen führt.

Motorantrieb Tests die nur die FPGA-Auflösung unterstützt

Motorantriebsmodelle fordern FPGA-Solver stärker als reine Umrichter, da Maschine und Wechselrichter mit der gleichen Geschwindigkeit berechnet werden müssen. Sättigung, räumliche Oberschwingungen und Rotorposition ändern sich innerhalb einer einzigen Schaltperiode bei einer schnelllaufenden Permanentmagnetmaschine, und deren Mittelung eliminiert die beobachteten Effekte. Tests Die

Ein Traktionsmotor mit 4 Polpaaren, der mit 18.000 U/min läuft, erzeugt eine elektrische Grundfrequenz von 1.200 Hz unter einem 20-kHz-Wechselrichter-Träger. Die Drehmomentwelligkeit bei dieser Kombination resultiert aus dem magnetischen Fluss, der sowohl vom Strom als auch vom Rotorwinkel abhängt. Daher verwenden FPGA-Maschinenmodelle Finite-Elemente-basierte Nachschlagetabellen anstelle von konstanten Induktivitätswerten. Der Absatz von Elektroautos wird 2025 die 20-Millionen-Marke überschreiten , und der Validierungsaufwand für diese Antriebsstränge hat die Integration der Maschinenmodellierung in die FPGA-Architektur vorangetrieben.

Die Tests erhöhen die Anforderungen erneut. Ein Windungsschluss in einer Statorwicklung entsteht über einige elektrische Grad, und ein Entsättigungsereignis im Wechselrichter wird in weniger als einer Mikrosekunde behoben. Indem die Maschinenbibliothek und das Schaltmodell auf demselben Gerät ausgeführt werden, wie es OPAL-RT bei seinen Simulatoren der OP5707XG-Klasse tut, bleiben beide in einer deterministischen Lösung enthalten, sodass der zu testende Regler den Fehler sofort erkennt. hardware Timing.

Wo FPGA-Modelle Flexibilität und Kompilierzeit kosten

FPGA-Solver tauschen Komfort gegen Auflösung. Modelle laufen in Festkommaarithmetik mit einem beim Kompilieren festgelegten Zahlenbereich, das Budget für Schalter und Knoten ist durch die Geräteressourcen begrenzt, und jede strukturelle Änderung erfordert einen vollständigen Bitstream-Neuaufbau, der statt Sekunden Dutzende von Minuten dauert.

Der numerische Bereich birgt die meisten Überraschungen. Ein Festkomma-Solver, der für einen 800-V-Gleichstromzwischenkreis und 400 A Phasenströme konfiguriert ist, schneidet ab oder verliert an Genauigkeit, wenn dasselbe Modell ohne Skalierung für einen 1500-V-String-Wechselrichter wiederverwendet wird. Auch die Fehlersuche ist aufwändig, da das Prüfen eines Signals innerhalb der Struktur das Weiterleiten an einen Überwachungsausgang und die anschließende Neuberechnung erfordert. Beide Einschränkungen sprechen nicht gegen FPGA-Solver. Vielmehr plädieren sie dafür, frühzeitig festzulegen, welche Teile des Modells tatsächlich eine Nanosekundenauflösung benötigen.

Die Solver-Architektur an die relevanten Tests anpassen

Die richtige Architektur orientiert sich am schnellsten Phänomen, das Sie beobachten möchten. Reagiert Ihr Controller auf Ereignisse, die kürzer als eine Mikrosekunde sind, ist ein FPGA-Solver die einzige Möglichkeit, diese präzise abzubilden. Ist das schnellste Ereignis im Modell hingegen ein mechanischer Einschwingvorgang im Millisekundenbereich, bringen Ihnen FPGA-Ressourcen keinen Vorteil.

Die meisten über mehrere Jahre bewährten Testsysteme wurden bewusst partitioniert. Das Grid, die mechanische Last und die Überwachungslogik laufen auf CPU-Kernen mit 25 bis 50 Mikrosekunden, der Wandler und die Maschine auf dem FPGA mit einigen hundert Nanosekunden, und die Schnittstelle zwischen ihnen ist so gut dokumentiert, dass sie später erweitert werden kann.

Disziplin beim ersten Partitionierungsaufruf verstärkt sich mit der Zeit. Die Wahl der Solver-Architektur richtet sich nach den physikalischen Gegebenheiten und nicht nach einem bestimmten Kriterium. hardware Der Katalog sorgt dafür, dass ein Testsystem auch bei immer schnelleren Wandlern weiterhin nützlich bleibt, und genau diese Logik wendet OPAL-RT an, wenn Ingenieur:innen Fragen Sie sich, welche Teile eines Antriebsmodells in das Gewebe gehören. Legen Sie die Grenze frühzeitig richtig fest, und Sie werden Ihre Zeit sinnvoll nutzen können. Tests den Controller, anstatt mit dem Simulator zu streiten.

„Die richtige Architektur folgt dem schnellsten Phänomen, das man beobachten möchte.“