So simulieren Sie modulare mehrstufige Wandler in Echtzeit

Wichtigste Erkenntnisse

• Die Validierung der MMC-Regelung verliert ihre Glaubwürdigkeit, sobald die Zustände auf Zellebene durch Mittelung ausgeblendet werden.
• Eine Echtzeit-Simulation mit vollständiger Zählung hängt stärker von der Partitionierung und der Einhaltung des Zeitplans ab als von einer festgelegten Zellenobergrenze.
• Die Ausführung auf Submodul-Ebene ist besonders wichtig, wenn Sie die Lastverteilung, die Reaktion der Schutzvorrichtungen und die Zeitabläufe bei der Regelungs hardware en überprüfen müssen.

Eine genaue MMC-Simulation in Echtzeit setzt voraus, dass genügend Submodule modelliert werden, um das Steuerungs- und Ausgleichsverhalten darzustellen, das Sie unter hardware sehen können.

Diese Anforderung ist von Bedeutung, da MMCs in Netzanwendungen zum Einsatz kommen, in denen Zeitabweichungen und versteckte Kondensatorstreuungen kostspielige Testrisiken mit sich bringen. Die jährlichen Investitionen in das Stromnetz müssen bis 2030 von etwa 300 Milliarden US-Dollar auf über 600 Milliarden US-Dollar steigen, was die Validierungsteams unter Druck setzt, schneller voranzukommen, ohne dabei auf elektrische Details zu verzichten. Erste Steuerungsarbeiten können mit reduzierten Modellen beginnen. Dabei darf man jedoch nicht stehen bleiben, wenn das Ziel darin besteht, im geschlossenen Regelkreis nachzuweisen, dass ein Regler die Zellspannungen, die Arm-Energie und die Schutzzeiten auf dem richtigen Niveau hält.

Ein MMC-Wandler stapelt Submodule in jedem Phasenarm

Ein MMC-Umrichter bildet jeden Phasenzweig aus zwei Armen, wobei jeder Arm aus vielen sich wiederholenden Submodulen sowie einer Armdrossel besteht. Jedes Submodul speichert Energie in seinem Kondensator und wechselt zwischen den Zuständen „eingeschaltet“ und „überbrückt“. Diese Struktur ermöglicht dem Umrichter feine Spannungsschritte. Sie ist aber auch der Grund dafür, dass eine detaillierte Simulation aufwendig ist.

Stellen Sie sich einen Dreiphasen-Umrichter mit sechs Armen und jeweils 250 Halbbrücken-Zellen vor. Ihre Steuerung steuert nicht einen einzigen großen Schalter. Sie entscheidet, welche Zellen zugeschaltet werden müssen, damit die Armspannung, der Zirkulationsstrom und die Kondensatorverteilung unter Kontrolle bleiben. Jede Zelle hat ihren eigenen Kondensatorspannungszustand, und diese Zustände driften auseinander, sofern Ihre Ausgleichsmethode sie nicht ständig korrigiert.

Sie simulieren nicht nur eine Leistungsstufe. Sie simulieren viele kleine Energiespeicher, die über den Armstrom miteinander verbunden sind. Deshalb verhält sich ein MMC-Umrichter beim Hochlauf, bei einer Leistungsumkehr oder bei Blocked-Gate-Ereignissen anders. Ein Modell, das die Zellen außer Acht lässt, kann zwar die Leistung an den Anschlüssen anzeigen, gibt jedoch nicht das Verhalten auf Zellebene wieder, das Ihr Regler steuern muss.

Echtzeitbeschränkungen ergeben sich aus der Anzahl der Untermodule

Echtzeitgrenzen treten auf, wenn der Solver Hunderte oder Tausende von Schaltzuständen aktualisieren muss, bevor die nächste Abtastperiode endet. Jedes hinzugefügte Submodul bringt einen weiteren Schaltzustand, eine weitere Kondensatorspannung und einen weiteren Gate-Befehl mit sich, die der Solver vor Ablauf des nächsten Zeitschritts auflösen muss. Bei Allzweck-CPU-Solvern geht zuerst die Leistungsreserve zur Neige. Der Grund dafür ist die MMC-Skalierung.

In veröffentlichten MMC-Studien werden HVDC-Konstruktionen mit 200 bis 400 Submodulen pro Zweig oder 1.200 bis 2.400 Zellen in einem Dreiphasen-Umrichter beschrieben. Ein Modell dieser Größenordnung muss Kondensatorspannungen, Einschaltzustände, Zweigströme und Steuer I/O en unter Einhaltung einer strengen Frist aktualisieren. Wird diese Frist nicht eingehalten, läuft die Simulation nicht mehr in Echtzeit, auch wenn eine Offline-Wiedergabe noch plausibel erscheint.

Ein Laboraufbau mit einem Controller, der alle 50 Mikrosekunden abtastet, verdeutlicht das Problem. Ein vereinfachtes Modell lässt sich möglicherweise problemlos auf einer CPU ausführen. Ein Full-Count-Schaltmodell mit Ausgleichs- und Fehlerlogik kann dieses Zeitbudget jedoch ohne Parallel hardware ation nicht einhalten. Die Grenze ergibt sich direkt aus der Anzahl der elektrischen Zustände, die aktiv gehalten werden.

„Jedes hinzugefügte Submodul bringt einen weiteren Schaltzustand, eine weitere Kondensatorspannung und einen weiteren Gate-Befehl mit sich, die der Solver vor dem Abschluss des nächsten Zeitschritts auflösen muss.“

Durchschnittliche Modelle verbergen die Kondensatorspannungswelligkeit unter der Regelung

Verallgemeinerte Modelle zeigen zwar die Ströme in den Zellen und die Endleistung an, verbergen jedoch die Welligkeit auf Zellebene und das Sortierverhalten, die von der Ausgleichslogik verarbeitet werden müssen. Sie glätten die Schaltvorgänge zu kontinuierlichen Variablen. Dadurch eignen sie sich gut für die frühe Auslegung von Regelungssystemen. Allerdings entfallen dadurch auch die exakten Signale, auf die viele MMC-Tests angewiesen sind.

Sie können einen äußeren Wirk- und Blindleistungsregelkreis mit einem Arm-Mittelwertmodell abstimmen und so schnell stabile Ergebnisse erzielen. Probleme treten auf, wenn Sie den Kondensatorausgleich während eines Leistungssprungs, einer Gleichspannungsstörung oder einer Block- und Neustartsequenz testen. Diese Ereignisse führen zu einer Umverteilung der Energie zwischen den einzelnen Zellen. Ein geglättetes Modell kann die Spannungsverteilung nicht abbilden, die dazu führt, dass Ihre Sortierlogik bei einigen Zellen stärker beansprucht wird als bei anderen.

Dies ist vor allem dann von Bedeutung, wenn die Freigabe der Regelung von Grenzwerten und nicht von Durchschnittswerten abhängt. Eine mittlere Armspannung kann zwar in Ordnung erscheinen, während jedoch einige Zellkondensatoren außerhalb des zulässigen Bereichs liegen. In diesem Fall validieren Sie das Falsche. Durchschnittsmodelle sind nach wie vor von Nutzen, jedoch vor allem in früheren Phasen des Entwicklungsprozesses, bevor Sie den Nachweis benötigen, dass die Zustände der Submodule weiterhin unter Kontrolle bleiben.

Die Angaben zur Umschaltung sollten sich an der gestellten Kontrollfrage orientieren

Die richtige Modellgenauigkeit hängt davon ab, was Ihr Regler nachweisen muss, und nicht von einer festen Regel bezüglich des Detaillierungsgrads. Bei manchen Aufgaben reichen Energietrends auf Arm-Ebene aus. Bei anderen müssen alle Zustände – sowohl eingeschaltete als auch umgangene – berücksichtigt werden. Wenn Sie zu Beginn zu sehr ins Detail gehen, verschwenden Sie Zeit. Wenn Sie später zu wenig Details berücksichtigen, übersehen Sie Fehlermodi.

Eine Überprüfung des Stromreglers kann mit gemittelten Werten beginnen, da es dabei um die Regelkreisstabilität und das grobe Leistungsverhalten geht. Eine Überprüfung des Kondensatorausgleichs erfordert hingegen vollständige Schaltdetails, da der Regler auf die Zellreihenfolge und die Spannungsverteilung einwirkt. Auch die Schutzzeitabläufe spielen hier eine Rolle, da das Verhalten bei blockiertem Gate von den gespeicherten Energiepfaden und den Zuständen der einzelnen Zellen abhängt, die ein gemitteltes Modell verschleiern würde.

Die entscheidende Frage ist einfach: Welcher verborgene Zustand könnte das Ergebnis Ihres Reglers ungültig machen? Sobald Sie diese Frage beantwortet haben, grenzt sich die Auswahl der Modelle ein. Sie benötigen nicht jede Zelle für jeden Test. Sie benötigen jedoch jede Zelle, wenn das Regelgesetz oder die Schutzlogik von der Wahrheit auf Zellebene abhängt.

Wie simuliert man ein MMC bei voller Spieleranzahl?

Sie simulieren eine MMC bei vollem Zählstand, indem Sie die schnellen elektrischen Vorgänge von den langsameren Überwachungsaufgaben trennen und den Zustand jedes Submoduls in der Schleife aktiv halten. Das Modell muss Schaltvorgänge, Kondensatoraktualisierungen und die Steuerungs I/O en zu deterministischen Abtastzeitpunkten beibehalten. Die Ausführung bei vollem Zählstand ist in erster Linie ein Partitionierungsproblem. Erst in zweiter Linie handelt es sich um ein Lösproblem.

Ein praxisnaher Aufbau beginnt mit der genauen Arm-Topologie, der Zellenanzahl und der Submodul Kategorie. Für diese Art der Ausführung wird OPAL-RT verwendet, da das schnell schaltende Netzwerk parallel ausgewertet werden kann, während die Controller-Schnittstelle synchron bleibt. Das ist wichtig, wenn man einen physikalischen Controller mit Gate-Befehlen, Messwerten und Fehlersignalen versorgt, die pünktlich ankommen müssen. Wenn eine Seite in Verzug gerät, verliert der Test seinen Wert, auch wenn die Wellenformen auf dem Bildschirm noch glatt aussehen.

• Legen Sie die Arm-Topologie und die Gesamtanzahl der Submodule fest, bevor Sie mit der Optimierung beginnen.
• Legen Sie feste Abtastzeitpunkte für die Aktualisierung der Leistungsstufe und den Regleraustausch fest.
• Behalten Sie die Spannung jedes Kondensators als aktiven Zustand im Ausführungsablauf bei.
• Fügen Sie Störungen ein, die die Ausgleichslogik dazu zwingen, eingefügte Zellen neu anzuordnen.
• Überprüfen Sie die Zeitreserven, bevor Sie sich auf ein Ergebnis des Regelkreises verlassen.

Diese Abfolge sorgt dafür, dass das Modell realitätsnah bleibt. Außerdem verhindert sie einen häufigen Fehler, bei dem Ingenieur:innen die Regelung an einem vereinfachten System abstimmen und erst später feststellen, dass das detaillierte System andere Zeitabläufe, Verstärkungsgrenzen oder Ausgleichsschwellenwerte benötigt. Die Full-Count-Simulation funktioniert am besten, wenn sie von Anfang an als Ziel-Testplattform betrachtet wird.

Die Aufteilung zwischen CPU und FPGA bestimmt die Simulationsgeschwindigkeit der Submodule

Die Aufteilung auf CPU und FPGA entscheidet darüber, ob ein MMC-Modell mit voller Zählung den Zeitschritt einhält oder verpasst. CPUs eignen sich gut für die Überwachungssteuerung, die Kommunikation und langsamere Netzwerkaufgaben. FPGAs übernehmen wiederholt auftretende Schaltvorgänge parallel. MMC-Submodule passen nahezu perfekt zu diesem parallelen Muster. Deshalb ist die Aufteilung wichtiger als die reine Prozessortaktfrequenz.

Stellen Sie sich eine Konfiguration vor, bei der Ihr oberer Controller alle 50 Mikrosekunden läuft, Ihr Submodul-Netzwerk jedoch Aktualisierungen im Mikrosekundenbereich benötigt. Eine CPU kann die langsamere Steuerungsebene und die Systemkoordination übernehmen. Die FPGA-Seite kann die eingefügten Zustände, Arm-Summen und Kondensatorspannungen für viele Zellen gleichzeitig aktualisieren. Diese Aufteilung bewahrt die Schaltdetails, ohne einen einzigen seriellen Pfad zu erzwingen.

Sie sollten die Partitionsgrenze als eine technische Entscheidung betrachten und nicht als eine „ software “-Erleichterung. Wenn Sie zu viel auf die CPU verlagern, kommt es zu Verzögerungen bei der Ausführung. Wenn Sie zu viel auf das FPGA verlagern, wird die Modellpflege schwieriger. Eine gute Partitionierung sorgt dafür, dass die schnellen, sich wiederholenden Physikberechnungen nahe am Parallel hardware us bleiben und die konfigurierbare Steuerlogik dort verbleibt, wo Sie noch schnell iterieren können.

Wie viele Submodule kann ein Echtzeitmodell enthalten?

Die Anzahl der Submodule, die Sie in Echtzeit einbinden können, hängt von der Genauigkeit, der Abtastzeit, der Fehlerlogik und I/O ab – nicht von einer einzigen veröffentlichten Obergrenze. Ein reduziertes Modell kann weitaus mehr Zellen unterstützen als eine HIL-Konfiguration mit umfangreichen Schutzmechanismen. Die ehrliche Antwort beginnt mit dem Testziel. Sie endet mit der gemessenen Zeitreserve auf der Zielplattform.

Ein kleiner Versuchsaufbau könnte 50 Zellen pro Zweig mit detaillierter Schaltlogik und guter Zeitreserve auf bescheidenen hardware umfassen. Eine Studie im Netzmaßstab könnte 300 oder 400 Zellen pro Zweig, Blocklogik, Ausgleichsmaßnahmen, Zweigdrosseln und einen physikalischen Regler erfordern, der über analoge und digitale I/O angeschlossen ist. Das sind unterschiedliche Problemstellungen, auch wenn beide als MMC-Simulation bezeichnet werden. Die Anzahl der Zellen allein sagt nur sehr wenig aus.

Eine aussagekräftige Antwort erhalten Sie erst, wenn Sie vier Aspekte klar definiert haben: Submodul- Kategorie, feste Schrittweite, Regelkopplung und Teststörungen. Sobald diese festgelegt sind, zeigen Timing-Tests, ob das Modell passt. Ingenieur:innen Wer nur nach einer maximalen Zellenanzahl fragt, übersieht oft die schwierigere Frage, nämlich wie viel elektrische Wahrheit erhalten bleiben muss, während jeder Schritt dennoch rechtzeitig abgeschlossen wird.

Eine vollständige Zellzählung deckt das Gleichgewichtsverhalten bereits vor den „ hardware “-Tests auf

Die vollständige Zellanzahl ist entscheidend, wenn die Qualität des Reglers von den Zuständen der einzelnen Zellen abhängt. Man kann zwar die Durchschnittsstromregelkreise an reduzierten Modellen optimieren, doch kann man den Ausgleich, das Verhalten bei blockierten Gates oder die Energieverteilung erst dann endgültig freigeben, wenn alle Submodule vorhanden sind. Probleme mit dem „ Hardware “ entstehen meist in diesen verborgenen Details. Deshalb macht sich eine detaillierte Echtzeitausführung bezahlt.

Ein Ausgleichsalgorithmus kann bei einer durchschnittlichen Anlage einwandfrei funktionieren und dennoch versagen, sobald während einer Störung einige Kondensatoren abdriften, sich die Einschaltreihenfolge ändert und der Zirkulationsstrom ansteigt. Dasselbe gilt für Neustarttests nach einem Blockbefehl. Wenn das Modell nicht jede Zelle berücksichtigt, akzeptieren Sie blinde Flecken, in denen die MMC-Regelung schwierig wird. Die vollständige Zellanzahl ist entscheidend, wenn Sie sich vor der Inbetriebnahme von „First hardware “ auf die Ausgleichslogik verlassen müssen.

Dies ist der praktische Standard, auf den viele Labore hinarbeiten, und OPAL-RT entspricht ihm, da der Wandler in Echtzeit auf Submodul-Ebene aufgelöst wird, anstatt hinter ARM-Durchschnittswerten verborgen zu bleiben. Das Ergebnis ist ein strengerer und zugleich nützlicherer Validierungsablauf. So entsteht ein Regler, der bereits mit den elektrischen Details konfrontiert wurde, denen er auf dem Prüfstand begegnen wird.

„Die vollständige Zellzählung ist wichtig, wenn man sich vor der ersten Inbetriebnahme hardware auf die Ausgleichslogik verlassen muss.“