Wann sollte man für die Echtzeitsimulation eine CPU oder ein FPGA verwenden?

Wichtigste Erkenntnisse

• Die Wahl zwischen CPU und FPGA sollte sich nach den zeitlichen Anforderungen und der Modellstruktur richten, nicht nach einer generellen Vorliebe für mehr hardware.
• Schnell schaltende Abschnitte sollten auf hardware ausgeführt werden, während umfassendere Anlagenmodelle in der Regel auf der CPU ausgeführt werden.
• Eine Hybridarchitektur bietet Ihnen das beste Gleichgewicht zwischen Genauigkeit, Skalierbarkeit und Testeffizienz, wenn die Partitionierung sorgfältig geplant wird.

Entscheiden Sie sich für ein FPGA, wenn Schaltvorgänge, Schutzlogik oder Impulsabstände im Submikrosekundenbereich geregelt werden müssen. Diese Unterscheidung gewinnt von Jahr zu Jahr an Bedeutung, da elektrifizierte Systeme immer komplexer werden und Testumgebungen immer weniger Spielraum für Fehler bieten. Der weltweite Absatz von Elektroautos überstieg im Jahr 2024 weltweit 17 Millionen, was bedeutet, dass immer mehr Designs für Wechselrichter, Ladegeräte und Motorsteuerungen Validierungsprozesse durchlaufen, die auf präzisen Echtzeit Tests beruhen.

„Wählen Sie eine CPU, wenn Ihr Modell groß und elektrisch breit ist und Schritte im Mikrosekundenbereich toleriert.“

Teams geraten in Schwierigkeiten, wenn sie CPU und FPGA als austauschbare Rechenoptionen betrachten. Es handelt sich um unterschiedliche Ausführungsmodelle mit unterschiedlichen Stärken, Grenzen und Kostenprofilen. Eine gute Architekturentscheidung ergibt sich daraus, dass man die zeitlichen Anforderungen, die Modellstruktur und I/O auf den richtigen Verarbeitungsweg abstimmt und dann nur die schnellsten physikalischen Berechnungen dort belässt, wo die schnellste hardware tatsächlich benötigt hardware .

Die Leistung von Echtzeitsimulationen hängt von der Wahl der Rechnerarchitektur ab

Die Wahl zwischen CPU und FPGA ist in erster Linie eine Frage des Timings und der Modellstruktur, nicht eine Frage der Marke oder persönlicher Vorlieben.

Eine CPU ist besonders geeignet, wenn Ihr Anlagenmodell große Netzwerke, langsamere elektromechanische Dynamiken und viele Elemente umfasst, die einen größeren festen Zeitschritt gemeinsam nutzen können. Eine Netzstudie mit Zuleitungen, Transformatoren, Maschinen und Leitsystemen entspricht in der Regel diesem Profil. Ein FPGA ist die richtige Wahl, wenn die Simulation Schaltflanken, Totzeiten, PWM-Wechselwirkungen oder Schutzverhalten im Nanosekundenbereich abbilden muss, die ein sequenzieller Prozessor nicht deterministisch verarbeiten kann.

Diese Unterscheidung ist wichtig, da die Echtzeitausführung an dem Punkt fehlschlägt, an dem die Rechenzeit den zugewiesenen Schritt überschreitet. Sobald dies geschieht, ist das Modell kein getreues Abbild der hardware mehr. Man beginnt dann, ein Timing-Problem zu beheben, anstatt das System selbst. Die sicherste Wahl ist selten die schnellstmögliche hardware . Die sicherste Wahl ist die Architektur, die dem schnellsten Verhalten entspricht, das dargestellt werden muss, und alles, was langsamer ist, auf der Flexibel belässt.

CPU-basierte Simulation eignet sich für große Systemmodelle mit moderater Schaltdynamik

Eine CPU-basierte Simulation eignet sich am besten, wenn Modellgröße, Flexibilität des Lösers und einfachere Iterationen wichtiger sind als eine extrem hohe zeitliche Auflösung.

Eine Schutzstudie für einen microgrid ist ein gutes Beispiel. Man benötigt zwar Abzweigungen, Quellen, Leistungsschalter, Transformatoren und Maschinenmodelle, muss jedoch nicht jedes Schaltvorgang innerhalb jedes Umrichters im Nanosekundenbereich auflösen. Eine CPU kann diese umfassendere Systemansicht mit realistischen Zeitschritten und einfacheren Modellaktualisierungen bewältigen. Die Fallstudie mit Harvest zeigt dies deutlich. Die Gleichrichterseite eines Mittelspannungsantriebs arbeitete mit langsameren Schaltvorgängen, sodass ein Zeitschritt im Bereich von einigen zehn Mikrosekunden ausreichte, was die Ausführung auf der CPU zur kostengünstigsten Wahl für diesen Teil des Modells machte.

Sie sollten zudem die Ausführung auf der CPU bevorzugen, wenn sich der Test-Workflow häufig ändert. Testteams benötigen in der Regel schnelle Bearbeitungsmöglichkeiten, wiederholte Parameterdurchläufe und einen einfacheren Zugriff auf umfangreiche Bibliotheken mit Systemkomponenten. Diese Aufgaben sind in der frühen Validierungsphase von Bedeutung, in der die Modellabdeckung oft wichtiger ist als Details auf Schalterstufe. Die CPU-Kapazität ist zwar begrenzt, stellt jedoch in der Regel den richtigen Ausgangspunkt dar, wenn Ihr Modell breit angelegt ist und Ihr Timing-Ziel in Mikrosekunden statt in Nanosekunden gemessen wird.

Die FPGA-basierte Simulation unterstützt Zeitschritte im Nanosekundenbereich und Modelle mit hoher Schaltfrequenz

Eine FPGA-basierte Simulation ist die richtige Wahl, wenn Ihr Modell mit hochgradig deterministischem Timing in sehr kleinen Schritten ausgeführt werden muss.

Ein HIL-Prüfstand für Leistungswandler ist das deutlichste Beispiel. Wenn Ihr Regler auf PWM-Verhalten auf Trägerfrequenzebene, Totzeit-Effekte oder schnelle Fehlerübergänge reagiert, bietet eine CPU nicht dieselbe zeitliche Genauigkeit wie hardware spezielle hardware . Das hochgeladene Antriebsbeispiel verweist auf die FPGA-Ausführung für Leistungselektronikmodelle mit Schaltfrequenzen über 200 kHz und Zeitschritten im Nanosekundenbereich. Genau in diesem Bereich ist der Einsatz von FPGAs nicht mehr optional, sondern unerlässlich.

Der Nachteil ist die erforderliche Entwicklungsdisziplin. FPGA-Ressourcen sind begrenzt, und detaillierte Schaltmodelle verbrauchen sie schnell. Sie benötigen eine strengere Partitionierung, eine klarere Signalplanung und ein gutes Verständnis dafür, welches Verhalten explizit bleiben muss. Dieser Aufwand zahlt sich aus, wenn der zu testende Controller empfindlich auf die genaue Reihenfolge und das Timing elektrischer Ereignisse reagiert. FPGAs sind nicht einfach nur schnellere CPUs. Sie eignen sich besser für wiederholte parallele Operationen, die in präzisen Intervallen mit sehr geringen zeitlichen Abweichungen ablaufen müssen.

Das Schaltverhalten der Leistungselektronik entscheidet oft darüber, wann ein FPGA erforderlich wird

Das Schaltverhalten ist in der Regel das erste technische Anzeichen dafür, dass ein reines CPU-Modell wichtige Ereignisse verpassen wird.

Betrachten wir einen kaskadierten Mittelspannungsantrieb. Die Erfolgsgeschichte von Harvest beschreibt einzelne Vollbrücken-Submodule, die mit 500 bis 1000 Hz schalten, während Phasenverschiebung und PWM-Totzeit das gesamte Schaltverhalten pro Phase auf bis zu 10 kHz erhöhen. Dasselbe Modell umfasste 24 dreiphasige Vollbrückenmodule, 72 Verbindungen zwischen Transformator und Gleichrichter sowie bis zu 96 Schalter. Eine CPU kann zwar noch Teile dieses Systems simulieren, doch gerade in den schaltintensiven Abschnitten steigt der Timing-Druck schnell an.

Dieser Druck beschränkt sich nicht nur auf Antriebe. Das gleiche Muster zeigt sich auch bei Traktionswechselrichtern, Batterieprüfständen, Netzformungsumrichtern und der Validierung von Schnellladegeräten. Sobald die Entscheidungen Ihrer Steuerung eher vom Vorteil als von der gemittelten elektrischen Reaktion abhängen, sind kleine Zeitfehler nicht mehr harmlos. Der weltweite Strombedarf stieg im Jahr 2024 schätzungsweise 4,3 % im Jahr 2024, was den Druck auf Ingenieur:innen erhöht Ingenieur:innen Systeme mit einem höheren Anteil an Umrichtern mit größerer Zuverlässigkeit Ingenieur:innen validieren. Das ist ein Grund dafür, dass die Schaltgenauigkeit von einem Spezialthema zu einem routinemäßigen Architekturfilter geworden ist.

Modellierungsstrategien, die die Ausführung auf CPU und FPGA effektiv kombinieren

Die hybride Ausführung funktioniert am besten, wenn das FPGA für schnell wechselnde Domänen zuständig ist und die CPU die langsameren Dynamiken auf elektrischer und Systemebene übernimmt.

Ein Mittelspannungsantrieb bietet hierfür ein praktisches Modell. Der Wechselrichter und die motorseitige Leistungselektronik können auf dem FPGA verbleiben, wo Schaltauflösung und deterministische I/O am wichtigsten I/O . Der Transformator, der Gleichrichter, die Überwachungslogik und der übergeordnete Anlagenkontext können auf der CPU verbleiben, sofern ihre Dynamik größere Schritte zulässt. Der langsamere Gleichrichterteil blieb auf der CPU, während das Verhalten des Hochgeschwindigkeitswandlers der Ausführung auf dem FPGA zugewiesen wurde.

Eine gute Partitionierung folgt einer Reihe kurzer Regeln:

• Implementieren Sie Switching auf Carrier-Ebene und schnelle Schutzpfade auf dem FPGA.
• Verarbeiten Sie umfangreiche elektrische Netzwerke und langsamere Anlagendynamiken auf der CPU.
• Überschreiten Sie die Grenze zwischen CPU und FPGA nur dort, wo sich die Signale langsam genug ändern.
• Minimieren Sie die wechselseitige Kopplung, die einen hohen Synchronisationsaufwand erfordert.
• Prüfen Sie die zeitlichen Spielräume frühzeitig durch eine Ausführung im offenen Regelkreis, bevor der Regler integriert wird.

Die Aufteilung ist nicht nur eine rein rechnerische Entscheidung. Sie prägt die Glaubwürdigkeit des Modells. Eine schlechte Aufteilung führt zu Schnittstellenengpässen, künstlichen Verzögerungen und Debugging-Aufwand, der das eigentliche Steuerungsproblem verschleiert. Eine disziplinierte Aufteilung macht die hybride Architektur zu einem klaren technischen Vorteil.

Kosten, Skalierbarkeit und Integrationsbeschränkungen, die architektonische Entscheidungen beeinflussen

Bei der Wahl der Architektur sollte man sich für die kostengünstigste Lösung entscheiden, die dennoch das gewünschte Verhalten gewährleistet.

Ein Labor, Tests Motorregler über viele Betriebspunkte hinweg Tests , erzielt in der Regel zunächst bessere Ergebnisse mit einer CPU-lastigen Konfiguration. Man kann die umgebende Anlage aufbauen, die I/O des Reglers durchspielen und Verfeinern , ohne teure, schnelle hardware Modelldetails zu belasten, die kaum einen Mehrwert bieten. 

Auch die Skalierbarkeit spielt eine Rolle. Sobald man zu einer höheren Anzahl von Wandlern, Sensor-und Datenfusion intensiveren Sensor-und Datenfusion oder hohen I/O übergeht, verlagert sich der Fokus von der reinen Rechenleistung hin zur Systemverpackung. Optische Verbindungen, synchronisierte Erweiterungen und modulare I/O ebenso an Bedeutung wie die Wahl des Solvers. An dieser Stelle wird das Plattformdesign Teil des Architekturdesigns. OPAL-RT-Systeme werden häufig in solchen Workflows eingesetzt, da Teams I/O CPU, FPGA und I/O im selben Testpfad benötigen und nicht als separate Entscheidungen betrachten. Die daraus zu ziehende Lehre geht über eine einzelne Plattform hinaus. Sie sollten Architektur, I/O und Synchronisation von Anfang an als ein einziges Designproblem behandeln.

Häufige Modellierungsfehler, die dazu führen, dass CPU-Simulationen Echtzeit-Fristen verpassen

CPU-Simulationen verfehlen ihre Fristen, wenn das Modell an Stellen, die nicht in einen sequenziellen Solver gehören, zu viele schnelle Details enthält.

Ein häufiger Fehler tritt in Studien zu Umrichtern auf, bei denen Offline-Modelle direkt in die Echtzeit-Simulation importiert werden. Das Modell behandelt jedes Schaltgerät explizit, behält unnötige Kopplungen zwischen den Teilsystemen bei und verwendet für alles einen aggressiven Zeitschritt. Das wirkt zwar streng, führt aber in der Regel zu Überschreitungen. Ein weiterer häufiger Fehler besteht darin, Hochgeschwindigkeits-Umrichterabschnitte zu eng an langsamere Netzwerke zu binden, was das gesamte Modell dazu zwingt, schneller als nötig zu laufen.

Der langsamere Gleichrichterteil verblieb auf der CPU, während anspruchsvollere Schaltvorgänge an andere Stellen verlagert wurden. Zudem wurde eine Solver-Partitionierung genutzt, um mehr als zwanzig Wandler von einem Mehrwickeltransformator zu entkoppeln, damit das Modell die Echtzeit-Timing-Anforderungen erfüllen konnte. Sie sollten bei Ihrer eigenen Arbeit denselben Ansatz verfolgen. Entfernen Sie unnötige Details, trennen Sie schnelle und langsame Bereiche frühzeitig voneinander und prüfen Sie die Timing-Margen, bevor Sie das Modell für HIL freigeben.

Hybridplattformen aus CPU und FPGA bieten Skalierbar für komplexe Tests

„Hybridplattformen sind langfristig die beste Wahl für komplexe HIL-Anwendungen, wenn nur ein Teil des Systems eine extrem hohe zeitliche Genauigkeit erfordert.“

Diese Erkenntnis basiert auf der praktischen Umsetzung, nicht auf Theorie. Die meisten modernen Teststände vereinen langsame und schnelle physikalische Prozesse, einen umfassenden Anlagenkontext sowie controllerorientierte I/O auch im Fehlerfall zuverlässig funktionieren müssen. Ein reiner CPU-Ansatz stößt an seine zeitlichen Grenzen. Ein reiner FPGA-Ansatz wird teuer und unflexibel, wenn man die gesamte Anlage in hardware zwängt. Eine hybride Architektur löst dieses Problem, sofern die Aufteilung klar definiert und die Schnittstellen sauber gestaltet sind.

Ein einziger Prüfstand unterstützte mehrere Motortypen, Fehlerzustände konnten sicher reproduziert werden, und Steuerungsprobleme wurden bereits in einer frühen Entwicklungsphase aufgedeckt. Das ist das Ergebnis, das Sie anstreben sollten. OPAL-RT fügt sich nahtlos in dieses Gesamtbild ein, da seine Arbeit im Bereich der gemeinsamen Ausführung auf CPU und FPGA widerspiegelt, wie leistungsfähige Labore bereits heute anspruchsvolle Testsysteme aufbauen. Bei einer guten Echtzeitsimulation geht es nicht darum, einen Prozessor auszuwählen und auf das Beste zu hoffen. Es geht darum, jeden Teil des Modells auf die hardware abzustimmen, hardware es originalgetreu ausführt.