Quand la simulation temps réel FPGA est pertinente pour l'électronique de puissance HIL

Principaux enseignements

• Le déterminisme temporel est la principale raison pour laquelle on choisit la simulation temps réel FPGA pour l'HIL en électronique de puissance.
• Les modèles moyens et CPU conviennent mieux lorsque la réussite ou l'échec dépendent d'une dynamique lente et de valeurs stables.
• Le partitionnement, les budgets de latence d'E/S et les tests de défaillance reproductibles détermineront le succès pratique.

La simulation temps réel FPGA est pertinente pour l'HIL en électronique de puissance lorsque le comportement de commutation et le timing de protection doivent correspondre à votre contrôleur. Les ventes de voitures électriques ont atteint près de 15 millions dans un rapport récent de l'AIE, ce qui augmente le volume de travail de validation des onduleurs et des chargeurs dans de nombreux laboratoires. Un test qui passe à côté d'un événement rapide semblera toujours correct sur les graphiques. Cette fausse confiance coûte cher.

La simulation en temps réel par CPU reste utile pour de nombreuses tâches liées aux convertisseurs et aux variateurs. Les problèmes apparaissent lorsque vous avez besoin à la fois d'un niveau de détail variable et d'un timing d'E/S fixe. Les modèles moyennés peuvent masquer le cas limite précis que vous recherchez. La simulation en temps réel par FPGA est le choix pratique lorsque le timing détermine la réussite ou l'échec.

Ce que la simulation temps réel FPGA apporte réellement à l'électronique de puissance

« La simulation en temps réel FPGA résout le déterminisme temporel, et pas seulement les détails du modèle. »

Il exécute le réseau électrique critique en termes de temps par étapes fixes. Il maintient la latence d'E/S stable, de sorte que votre contrôleur constate le même retard à chaque exécution. Cette répétabilité rend les résultats HIL comparables entre les différentes versions et équipes.

Un test d'onduleur PWM montre rapidement l'avantage. Les commandes de porte provenant du contrôleur atteignent les commutateurs simulés sans aucune instabilité de planification. Le retour de courant est ponctuel, de sorte que l'échantillonnage et le PWM restent alignés. Un circuit de protection, tel qu'un déclencheur de surintensité, se déclenche au même instant à chaque cycle.

Le timing déterministe est important lorsque vous déboguez un comportement instable à des cycles de service élevés. Un processeur qui dépasse occasionnellement ses limites brouillera l'ordre des événements et fera perdre du temps au laboratoire. Le partitionnement FPGA reste également ciblé, de sorte que vous ne déplacez que les parties rapides vers le FPGA. Les parties plus lentes, telles que la charge mécanique ou la réponse thermique, peuvent rester sur le processeur sans nuire à la chaîne de timing.

Pourquoi la simulation en temps réel basée sur le CPU échoue pour les convertisseurs à commutation rapide

La simulation en temps réel basée sur le CPU échoue lorsque le modèle nécessite des étapes minuscules et un timing d'E/S strict. Un CPU partage ses cycles entre différentes tâches, ce qui introduit une instabilité. Cette instabilité oblige à utiliser des étapes plus importantes ou à simplifier les détails de commutation. L'installation réagit alors avec un retard, même si elle semble fonctionner correctement.

Un symptôme évident apparaît lorsque vous comparez un modèle d'onduleur moyen à un modèle de commutation sur le même processeur. Le modèle de commutation ralentira jusqu'à ce que les courants d'ondulation et de crête soient atténués. La protection matérielle se déclenchera sur le banc d'essai, mais l'installation simulée ne détectera pas le même déclencheur. Votre équipe finit par régler un artefact du simulateur au lieu d'un problème de contrôle.

Les simulateurs CPU fonctionnent toujours bien pour les dynamiques plus lentes, telles que Énergie du bus CC ou les boucles de vitesse. Le problème réside dans l'échelle de temps, et non dans la qualité du solveur. Les transitoires de commutation peuvent atteindre quelques nanosecondes, avec un temps d'activation mesuré de 11,4 ns dans un test MOSFET SiC. Lorsque votre test dépend d'événements aussi rapides, la planification déterministe est plus importante que le débit brut en virgule flottante.

Quand la simulation temps réel FPGA est le bon choix

« Le jugement importe toujours plus que la fidélité brute du modèle. »

La simulation temps réel FPGA est le choix idéal lorsque le timing relie votre contrôleur, vos mesures et votre logique de protection. Elle convient à l'électronique de puissance HIL où des retards de l'ordre de la microseconde modifient le résultat du contrôle. Elle convient également aux entraînements moteurs où la modulation PWM, l'échantillonnage et la logique de défaut interagissent au sein d'un même cycle. Le timing restera fixe d'une exécution à l'autre.

Cinq signes indiquant que votre application est adaptée au FPGA :

• La logique de protection dépend du moment exact du déclenchement et de la réinitialisation.
• Le retour de courant nécessite une latence fixe et une faible gigue.
• Les instants PWM et d'échantillonnage doivent rester alignés à chaque cycle.
• Les tests nécessitent des défauts de commutation et des courts-circuits reproductibles.
• La commutation ne peut pas être moyennée sans perdre son sens.

Le risque de banc d'essai en est un bon exemple. Un test de court-circuit sur le matériel sollicite les appareils et varie d'une exécution à l'autre. Un court-circuit simulé se répète exactement de la même manière, ce qui vous permet de vérifier la gestion des déclenchements et la logique de récupération. Un test de défaut de commutateur ouvert permet également de confirmer le mode de secours du contrôleur.

La discipline de portée permet de garder le travail pratique. Placez le réseau de commutation et la chaîne de mesure rapide sur le FPGA, puis conservez les parties plus lentes sur le CPU. Cette séparation évite d'imposer à chaque sous-système une logique à virgule fixe. Elle permet également de maintenir votre configuration HIL tout au long des révisions de contrôle.

Critères techniques clés justifiant le choix d'un FPGA plutôt que des modèles moyens

Le choix d'un FPGA plutôt qu'un modèle moyen dépend de ce que vous devez observer et déclencher. Les modèles moyens fonctionnent lorsque les valeurs moyennes sur plusieurs périodes de commutation sont suffisantes. Les modèles de commutation sont justifiés lorsque les états discrets et le timing des événements affectent la stabilité, les limites ou les défauts. L'intention du test détermine le choix du modèle.

Un convertisseur abaisseur montre la division. Un modèle moyen réglera la boucle de tension et vérifiera le démarrage progressif. Ce même modèle masque les fluctuations de la limite de courant et les changements de conduction des diodes qui déclenchent la protection. Un variateur de vitesse présente le même problème lorsque les pics de courant de phase ont de l'importance.

Écrivez d'abord les déclarations de réussite ou d'échec. L'ordre des événements ou les valeurs maximales perturberont un modèle moyen. Les états de commutation discrets le perturberont également. Les valeurs stables et les dynamiques lentes conviennent à la moyenne.

Comment le HIL basé sur FPGA améliore la validation des convertisseurs et des variateurs de vitesse

Le HIL basé sur FPGA améliore la validation, car il permet de répéter exactement les synchronisations, les défaillances et les mesures. Vous pouvez exécuter le même script et isoler les changements apportés au contrôleur. Vous pouvez également tester le comportement en cas de défaillance sans risquer d'endommager le matériel. Les résultats sont ainsi utiles tant pour les ingénieurs que pour les responsables.

Commencez par la chaîne de capteurs dans un test d'entraînement moteur. Vous pouvez injecter un décalage de courant de phase, un signal de position bloquée ou une chute de tension du bus CC, puis observer le comportement et les limites de l'observateur. Vous pouvez également forcer un défaut d'interrupteur ouvert sur une branche et vérifier que le contrôleur passe en mode sécurisé. De nombreuses équipes exécutent le réseau de commutation sur FPGA à l'aide d'eHS et intègrent la configuration complète sur OPAL-RT afin que le chemin d'E/S reste déterministe.

La répétabilité est le principal avantage. Un court-circuit en banc d'essai est risqué et difficile à reproduire, et la qualité des données dépend de la configuration de la sonde. Un défaut simulé est cohérent, ce qui vous permet de vérifier la gestion des déclenchements, la journalisation et la logique de récupération sur plusieurs itérations. Vous devez toujours effectuer des vérifications d'échelle et des comparaisons de cohérence avec les données du banc d'essai, mais le cycle de validation devient beaucoup moins bruité.

Idées reçues courantes sur la complexité et la facilité d'utilisation des FPGA

La complexité des FPGA est exagérée lorsqu'ils sont considérés comme une réécriture « tout ou rien ». La plupart des modèles de convertisseurs et de variateurs ne relèvent pas entièrement des FPGA. Une partition ciblée ne mappera que les composants électriques critiques en termes de temps à la logique FPGA. La facilité d'utilisation découle alors des choix de modélisation, et non d'une approche héroïque.

Les équipes se retrouvent souvent bloquées après avoir essayé de regrouper l'ensemble du système dans une seule image FPGA. Les choix de points fixes, la mise à l'échelle et la logique d'interface se multiplient rapidement et masquent les bogues. Une meilleure approche consiste à conserver le réseau de commutation rapide sur le FPGA et à laisser la charge mécanique, les effets thermiques et la logique de supervision sur le CPU. Cette séparation facilite également le débogage, car les problèmes de synchronisation et de contrôle ne sont pas mélangés.

Le travail est rigoureux mais prévisible. Vous définirez des plages numériques, le comportement de saturation et les limites afin que le FPGA reste stable. Vous évaluerez également la latence afin que la synchronisation de l'ADC et du DAC corresponde à l'échantillonnage du contrôleur. Une fois ces règles définies, l'itération devient stable et les résultats des tests cessent de varier.

Comment les machines multiphases avancées poussent les exigences en matière de simulation FPGA

Les machines multiphases imposent des exigences élevées aux FPGA, car le nombre de phases multiplie les calculs et les cas de défaillance. Le couplage électromagnétique entre les phases ajoute des interactions que les modèles d'entraînement moyens masquent. Le contrôle tolérant aux défaillances dépend également des courants et tensions résolus par phase, et pas seulement du couple et de la vitesse. Le parallélisme des FPGA maintient la stabilité de ces mises à jour couplées à l'échelle de temps utilisée par votre contrôleur.

Prenons l'exemple d'un test PMSM à douze phases à couplage électromagnétique avec perte de phase et logique de reconfiguration. Vous pouvez supprimer un groupe de phases, modifier les références de courant et vérifier que le couple reste dans les limites sans courant de dérive. Vous pouvez également simuler une défaillance du capteur sur un ensemble de phases et vérifier que le contrôleur continue de suivre la vitesse. Ces tests sont difficiles à réaliser en toute sécurité sur du matériel, car les défauts sollicitent la machine et le variateur.

Le jugement reste plus important que la fidélité brute du modèle. Des critères clairs de réussite ou d'échec et des délais rigoureux détermineront si le travail HIL est rentable. Les équipes OPAL-RT qui exécutent des modèles de machines multiphases couplés sur FPGA obtiennent les meilleurs résultats lorsque le partitionnement des modèles, la synchronisation des E/S et les scripts de défauts reproductibles sont traités comme des tâches d'ingénierie de premier ordre. Cette approche garantira la pertinence de vos résultats et l'optimisation de votre temps en laboratoire.