Wie man Leistungselektronik auf einem FPGA mit Nanosekunden-Zeitschritten simuliert

Wichtigste Erkenntnisse

• Die Genauigkeit des Schnellwandlers wird durch den kürzesten Schaltvorgang bestimmt, daher beginnt die Auswahl des Zeitschritts mit dem Kommutierungszeitpunkt.
• Durch die Verlagerung der Schaltleistungsstufe auf ein FPGA hardware wird die Auflösung wiederhergestellt, die ein CPU-Solver zwischen festen Abtastpunkten verliert.
• Die besten Ergebnisse lassen sich durch eine disziplinierte Partitionierung, eine saubere Zustandsabbildung, eine sorgfältige numerische Skalierung und Timing-Prüfungen im geschlossenen Regelkreis erzielen.

Eine Simulation mit Nanosekunden-Zeitschritten ist wichtig, da ein schneller Wandler nur dann in Echtzeit präzise arbeitet, wenn seine Schaltstufe auf einem FPGA statt auf einer CPU läuft.

Teams im Bereich der Leistungselektronik stoßen an diese Grenze, sobald die Geschwindigkeiten der Bauelemente steigen. Der weltweite Absatz von Elektroautos erreichte im Jahr 2023 fast 14 Millionen, was einem Anstieg von 35 % gegenüber 2022 entspricht. Das bedeutet, dass immer mehr Antriebsumrichter, Bordladegeräte und DC/DC-Stufen in enge Validationsschleifen gelangen. Ein CPU-Solver funktioniert zwar noch bei langsameren Anlagenmodellen, doch das Verhalten des Wandlers auf Schalterebene geht verloren, wenn die Kommutierung zwischen diskreten „ software “-Abtastwerten stattfindet. Diese fehlende Auflösung gewinnen Sie zurück, wenn Sie die Leistungsstufe auf eine FPGA-Struktur verlagern und den Regelkreis in Echtzeit synchronisieren.

„Schnelles Schalten“ legt den Zeitschritt fest, den Ihr Solver einhalten muss

Ihr Zeitschritt muss kurz genug sein, um jeden Schaltvorgang zu erfassen, der den Zustand der Schaltung verändert. Diese Grenze ergibt sich aus der Schaltfrequenz, der Totzeit und der Anordnung der „ Vorteil “. Ein Solver, der langsamer abtastet als diese Ereignisse, verzerrt sie und verschiebt das Ansprechverhalten des Wandlers. Die Genauigkeit eines Stromrichters hängt in erster Linie von der zeitlichen Auflösung ab, nicht von der durchschnittlichen Wellenformqualität.

Bei einem Zweistufen-Wechselrichter mit 100 kHz beträgt jede vollständige Schaltperiode nur 10 Mikrosekunden. Die Totzeit innerhalb dieser Periode kann auf einige zehn Nanosekunden schrumpfen, und der Strompfad kann sich in diesem kurzen Zeitfenster umkehren. Diese Verschiebung wird übersehen, wenn Ihr Solver das Netzwerk nur alle paar Mikrosekunden überprüft. Die Wellenform kann zwar weiterhin glatt aussehen, während das Schaltgeschehen bereits fehlerhaft ist.

Halbleiter mit großer Bandlücke erhöhen den Druck noch weiter, da sie bis zu zehnmal schneller schalten können als Siliziumbauelemente. Dadurch verlagert sich die Validierung von Umrichtern weg von gemittelten Modellen hin zu einer schalteraufgelösten Ausführung. Man legt die Schrittweite nicht mehr anhand einer Sinuswelle oder einer Schätzung der Ausgangswelligkeit fest, sondern anhand des kürzesten Ereignisses, das den Verlust, den Strom oder die Belastung des Bauelements verändert.

„Die Genauigkeit eines Stromwandlers hängt in erster Linie von der zeitlichen Auflösung ab, nicht von der durchschnittlichen Wellenformqualität.“

CPU-Löser übersehen Konverterereignisse zwischen festen Abtastpunkten

Ein CPU-Solver übersieht Details des Umschaltvorgangs, da er das Modell zu festgelegten Abtastzeitpunkten auswertet und nicht bei jedem hardware Vorteil . Ereignisse, die zwischen diesen Zeitpunkten auftreten, werden nachträglich rekonstruiert. Diese Rekonstruktion glättet den Übergangsprozess und verdeckt kurze Kommutationseffekte. Ihr Regler sieht dann ein System, das später reagiert, als es der physikalische Umrichter tun würde.

Nehmen wir eine Halbbrücke, die während eines PWM-Intervalls von 1 Mikrosekunde kommutiert, während der Systemlöser mit einer Schrittweite von 5 Mikrosekunden läuft. Der Schaltzustand ändert sich, der Freilaufpfad verschiebt sich und die Diodenrückführung beginnt, bevor die nächste CPU-Aktualisierung eintrifft. Stromspitzen und Spannungsüberschwinger werden dann zu einem groben Ergebnis zusammengefasst. Sie können den Regelkreis zwar noch schließen, aber Sie werden dem Belastungsbild keinen Glauben schenken.

Diese Lücke spielt vor allem beim harten Schalten, bei Kurzschluss Tests en und beim Überspringen von Impulsen eine Rolle. Eine CPU kann langsamere thermische Zustände, mechanische Belastungen und Überwachungslogik sehr gut modellieren, hat jedoch Schwierigkeiten, wenn sich der elektrische Zustand innerhalb einer Abtastung mehrmals ändert. Aus diesem Grund beobachten Teams oft stabile Durchschnittsströme, aber falsche Momentanspitzen. Die Diskrepanz ist in der Regel auf die Auflösung zurückzuführen und nicht auf ein schlechtes Regelungskonzept.

Die FPGA-Ausführung stellt die Schaltauflösung in Nanosekunden-Zeitschritten wieder her

Die Ausführung auf einem FPGA stellt die Auflösung wieder her, da das Schaltnetzwerk bei jedem Taktzyklus mit Parallelität auf „ hardware “-Ebene ausgewertet wird. Zustandsaktualisierungen erfolgen deterministisch, anstatt auf einen Thread des „ software “ zu warten. Zeitschritte im Nanosekundenbereich werden für die elektrische Stufe unter Closed-Loop-Bedingungen praktikabel. Das ist der Hauptgrund dafür, dass die FPGA-Simulation der Leistungselektronik mit der Physik schneller Wandler Schritt hält.

Ein Dreiphasen-Umrichter veranschaulicht diesen Vorteil deutlich. Jeder Zweig kann fast gleichzeitig den Zustand wechseln, und jeder Pfad beeinflusst die anderen über den Gleichstromzwischenkreis und die Maschinenströme. Eine CPU neigt dazu, diese Berechnungen seriell abzuwickeln, während die FPGA-Struktur viele Pfade gleichzeitig verarbeitet. So erhält man ein Timing, das der Gatterlogik entspricht, anstatt eines Timings, das durch die Prozessor-Scheduling-Algorithmen bestimmt wird.

Auch hier kommt es mehr auf die Ausführungsmethode als auf das Marketing der Platine an. OPAL-RT eHS lässt das leistungselektronische Netzwerk auf dem FPGA laufen, sodass Schaltvorgänge in Echtzeit aufgelöst werden, anstatt durch Mittelung verloren zu gehen. Dadurch können Sie den Regler unter geschlossenen Regelkreisen testen, während die Anlage weiterhin Totzeiten, Gerätekommutierung und topologische Zustandsänderungen berücksichtigt. Sobald das Schaltnetzwerk mit dieser Geschwindigkeit gelöst ist, lässt sich dem Rest des Modells viel leichter vertrauen.

Platzieren Sie die Schaltleistungsstufe auf der FPGA-Struktur

Bei der optimalen Aufteilung wird die Schaltleistungsstufe auf dem FPGA untergebracht, während langsamere Teilsysteme auf der CPU verbleiben. Die elektrische Kommutierung erfordert den kleinsten Zeitschritt. Thermische Zustände, mechanische Wellen und Überwachungslogik hingegen nicht. Bei einer gemischten Architektur wird jeder Teil des Modells auf ein hardware platziert, das seinen Anforderungen an das Timing und die Latenzgrenzen entspricht.

Ein Motorantriebsmodell ist ein anschauliches Beispiel. Die Wechselrichterbrücke und der Zwischenkreis gehören auf das FPGA, da sie bei jedem Gate- Vorteil reagieren. Die magnetische Dynamik des Motors kann auf einem langsameren Solver verbleiben, sofern ihre Bandbreite geringer ist als die der Kommutierungsereignisse. Ihr Regelkreis nimmt weiterhin ein kohärentes Regelobjekt wahr, da der schnelle und der langsame Bereich an festgelegten Grenzen Signale austauschen.

Durch diese Aufteilung werden die FPGA-Ressourcen zudem auf den Teil konzentriert, der am meisten davon profitiert. Der Versuch, jede Anlagengleichung auf das FPGA zu verlagern, kann zu einer Verschwendung von Logik und Speicher führen, ohne das Ergebnis zu verbessern. Das „ hardware “-Budget sollte für Schaltzustände, Netzwerkaktualisierungen und Anwendungen mit geringer Latenz I/O verwendet werden. Der Rest gehört dorthin, wo die Modellflexibilität leichter aufrechterhalten werden kann.

Diskrete Schaltzustände in FPGA-kompatible Logik abbilden

Modelle der Leistungselektronik lassen sich gut auf einem FPGA ausführen, wenn Schaltpositionen als diskrete Zustände mit deterministischen Aktualisierungsregeln dargestellt werden. Jedes Gatter Vorteil muss sofort einen gültigen Schaltungspfad auswählen. Mehrdeutige Schaltlogik führt während der Kommutierung zu Timing-Abweichungen und unzulässigen Zuständen. Eine saubere Zustandsabbildung ist entscheidend dafür, dass aus einem Schaltplan ein zuverlässiger hardware -Löser wird.

Ein einfaches Brückenglied veranschaulicht die Methode. Die obere Schaltung, die untere Schaltung, die Totzeit und die Diodenleitung müssen als explizite Bedingungen dargestellt werden, nicht als vage zeitgesteuerte „ software “-Flags. Gate-Befehle gehen ein, die Zustandsmaschine prüft die Zulässigkeit, und die Netzwerkleitfähigkeit wird im nächsten „ hardware “-Zyklus aktualisiert. Diese Abfolge gewährleistet die Konsistenz von Shoot-Through-Schutz und Freilaufpfaden.

Das Fehlerverhalten erfordert dieselbe Disziplin. Desaturierungsauslösungen, blockierte Gates und Unterbrechungen sollten als direkte Zustandsänderungen mit bekannter Latenz in die Logik einfließen. Man kann diese Fälle nicht einem langsamen Überwachungsdurchlauf überlassen, wenn das Ziel eine Simulation mit Nanosekunden-Zeitschritten ist. Das Modell gewinnt an Glaubwürdigkeit, wenn jedes diskrete Ereignis eine eindeutige elektrische Konsequenz hat.

Die Festkommaarithmetik legt die Genauigkeit auf dem FPGA fest

Die Festkommaarithmetik bestimmt die Genauigkeit von FPGAs, da jedes Signal eine begrenzte Wortlänge und eine bestimmte Skalierungswahl verwendet. Eine schlechte Skalierung führt dazu, dass Spitzen abgeschnitten werden oder kleine Welligkeiten in der Quantisierung untergehen. Eine gute Skalierung bewahrt die Ereignisse, die für die Steuerung und den Schutz über den gesamten Betriebsbereich hinweg von Bedeutung sind. Bevor Sie die Wiedergabetreue von Wellenformen beurteilen können, benötigen Sie einen numerischen Plan.

Ein Stromschleifen-System mit einer 1.200-V-Gleichstrom-Sammelschiene und einer Messgenauigkeit im Milliampere-Bereich kann nicht mit einer einzigen, für alle Zwecke geeigneten Skala auskommen. Die Sammelschienenspannung benötigt einen Spielraum, während der Stromfehler im Bereich nahe Null eine hohe Auflösung erfordert. In der Regel werden zunächst die Wortlängen der empfindlichsten internen Variablen angepasst. Diese kurze Checkliste sorgt dafür, dass diese Arbeit systematisch erfolgt.

• Die Bereiche sollten anhand von Transienten im Worst-Case-Szenario statt anhand des Nenn- stationären Zustands festgelegt werden.
• Sicherheitsmarge für Überschreitungen, Fehler und Sensorversatz.
• Verwenden Sie mehr Bits, wenn der Stromfehler die Regelmaßnahme beeinflusst.
• Überprüfen Sie den Anstieg des Akkumulators in Filtern und Integratoren.
• Vergleichen Sie die Festkomma-Ergebnisse mit einer hochpräzisen Referenz.

Diese Überprüfungen sind wichtig, da sich Quantisierungsfehler an Stellen verstecken, die stabil erscheinen. Ein Wandler kann Tests zur Durchschnittsleistung bestehen und dennoch Schwellenwertüberschreitungen in der Schutzlogik verzerren. Sie überprüfen dabei sowohl das Timing der „ Vorteil “ als auch die Amplitude. Das numerische Format ist Teil des Anlagenmodells und verdient daher dieselbe Sorgfalt wie die Topologie und der Zeitschritt.

Wählen Sie eine FPGA-Platine, die zur Modellgröße passt

Die richtige FPGA-Platine ist diejenige, die die Anforderungen Ihres Modells hinsichtlich Timing, Logik, Speicher und „ I/O “ mit ausreichender Reserve erfüllt. Die Geschwindigkeit des Bausteins ist zwar wichtig, aber die nutzbaren Ressourcen sind noch wichtiger. Ein kleines Modell auf einer großen Platine verschwendet Budget. Ein überfülltes Modell auf einer kleinen Platine wird die Timing-Anforderungen nicht erfüllen, sobald die Schaltlogik und die Schnittstellen kompiliert sind.

Ein netzgekoppelter Wechselrichter mit wenigen PWM-Kanälen stellt ganz andere Anforderungen als ein Teststand für Mehrfachwandler mit zahlreichen „ Sensor-und Datenfusion “, Fehleringängen und Ausgängen mit geringer Latenz. Bevor Sie sich für hardware entscheiden, sollten Sie die Anzahl der Schaltvorgänge, die Komplexität der Zustandsaktualisierung, den Speicherbedarf und die I/O -Rate abschätzen. Der folgende Checkpoint sorgt dafür, dass die Auswahl praxisnah und nicht vage ausfällt.

Die Wahl der Platine ist im Grunde eine Entscheidung hinsichtlich des Zeitbudgets. Man erwirbt genügend deterministische hardware , um elektrische Ereignisse mit der vom Wandler geforderten Auflösung zu erfassen. Wenn man die Dimensionierung nur auf den Nennbetrieb ausrichtet, wird die Lücke bereits beim ersten zusätzlichen Fehlerfall sichtbar. Eine gute Anpassung lässt Spielraum für den Timing-Closure, nicht nur für die Modellkompilierung.

Überprüfen Sie die Timing-Genauigkeit mithilfe von Closed-Loop- hardware -Tests

Die zeitliche Genauigkeit wird überprüft, wenn der simulierte Wandler auf Reglerbefehle mit derselben Abfolge und Latenz reagiert, wie Sie es von hardware erwarten. Tests im geschlossenen Regelkreis decken versäumte Flanken, verzögerte Zustandsaktualisierungen und eine unzureichende numerische Skalierung schnell auf. Dieser Schritt macht aus einem schnellen Modell ein zuverlässiges Testinstrument. Sie überprüfen dabei die Kausalität und nicht nur die Form der Wellenform.

Ein Praxistest beginnt mit einem PWM-Zweig, einer Strommessung und einem Schutzpfad. Sie vergleichen das Gate-Timing, das Stromverhalten und das Auslöseverhalten mit einem Referenzmodell oder einer Aufzeichnung aus dem „ hardware “. Jitter, verzögertes Ausschalten oder ein fehlender Totzeit-Effekt werden in diesem kleinen Aufbau sofort sichtbar. Wenn man klein anfängt, bleibt die Fehlersuche auf einen klaren elektrischen Pfad beschränkt.

Dieser Ansatz lässt sich besser skalieren als das Hinterherlaufen hinter schönen Kurven aus einem großen integrierten Modell. Sobald sich die schnelle Stufe korrekt verhält, kann der Rest der Anlage mit Zuversicht hinzugefügt werden, da die Schaltgrundlage solide ist. OPAL-RT eignet sich für diese Aufgabe, wenn das FPGA die Leistungsstufe in Zeitschritten im Nanosekundenbereich steuern muss, während der umfassendere Test im geschlossenen Regelkreis und deterministisch bleibt. Bei einer guten Umrichtersimulation geht es weniger um reine Rechenleistung als vielmehr darum, jedes kritische Schaltgeschehen dort zu halten, wo es laut den Gesetzen der Physik hingehört.

„Bei einer guten Umrichtersimulation geht es weniger um reine Rechenleistung als vielmehr darum, jedes kritische Schaltgeschehen genau dort zu platzieren, wo es laut den Gesetzen der Physik hingehört.“