Hybride CPU- und FPGA-Workflows für komplexe Leistungselektronikmodelle

Wichtigste Erkenntnisse

• Die hybride CPU- und FPGA-Simulation funktioniert am besten, wenn die Partitionierung sich an zeitlichen und Kopplungsbeschränkungen orientiert und nicht am visuellen Layout des Modells.
• Das FPGA sollte die schaltintensiven Abschnitte übernehmen, die eine deterministische Ausführung erfordern, während die CPU für die breiter angelegten elektrischen Netzwerke zuständig sein sollte, die auch bei größeren Zeitschritten präzise bleiben.
• Zuverlässige HIL-Ergebnisse hängen von einem präzisen Schnittstellen-Timing, begrenzten Grenzsignalen und einer stufenweisen Validierung vom offenen zum geschlossenen Regelkreis ab.

Die hybride CPU- und FPGA-Simulation ist der praktische Weg, komplexe Leistungselektronikmodelle in Echtzeit auszuführen, sobald Schaltdetails, Maschinenmodelle und umfangreiche Netzgleichungen nicht mehr in einen einzigen Verarbeitungspfad passen. Bei der richtigen Aufteilung geht es nicht darum, „schnelle“ Aufgaben auf ein Gerät und „langsame“ Aufgaben auf ein anderes zu verteilen. Vielmehr geht es darum, jeden Teil des Modells der Ressource zuzuweisen, die ihn mit stabilem Timing, akzeptabler Latenz und ausreichender Genauigkeit lösen kann, damit Ihre Testergebnisse aussagekräftig bleiben. Rechenzentren machten im Jahr 2024 1,5 % des weltweiten Strombedarfs aus, und dieser Anteil soll bis 3 % steigen, was auf ein ausgedehnteres Stromnetz und eine breitere industrielle Basis hindeutet, die auf konverterintensiven Systemen basieren, die bessere Validierungs-Workflows erfordern.

Ein Entwicklungsprogramm für Mittelspannungsantriebe hat diese Herausforderung kürzlich deutlich gemacht. Ein kaskadiertes Umrichtermodell umfasste Dutzende von Schaltgeräten, Motormodellen, Sensor-und Datenfusion sowie Transformatorankopplung. Die Ausführung des gesamten Modells auf einem einzigen Prozessor führte dazu, dass Echtzeit-Fristen nicht eingehalten werden konnten, sodass das Team gezwungen war, die Simulation auf CPU- und FPGA-Ressourcen aufzuteilen.

Komplexe Modelle der Leistungselektronik sprengen die Grenzen der Simulation auf einem einzelnen Prozessor

Eine Echtzeitsimulation auf einem einzelnen Prozessor scheitert, wenn das elektrische Schaltverhalten, Maschinenmodelle, Sensor-und Datenfusion sowie große elektrische Netzwerke alle innerhalb desselben festen Zeitschritts ausgeführt werden müssen.

Leistungselektroniksysteme kombinieren häufig Komponenten, die mit sehr unterschiedlichen dynamischen Geschwindigkeiten arbeiten. Schaltgeräte wechseln ihren Zustand innerhalb von Mikrosekunden oder noch schneller. Die Maschinendynamik spielt sich über Millisekunden ab. Das Netzverhalten entwickelt sich über längere elektrische Zyklen hinweg. Wenn ein einzelner Prozessor versucht, jedes Teilsystem gleichzeitig zu berechnen, muss der Solver einen Zeitschritt wählen, der klein genug ist, um die Schaltvorgänge im Detail zu erfassen. Diese Anforderung führt schnell dazu, dass der Rechenaufwand das übersteigt, was der Prozessor in Echtzeit bewältigen kann.

Die Validierung von Motorantrieben liefert hierfür ein anschauliches Beispiel. Ein modernes Antriebsmodell kann eine Wechselrichterstufe, Stromregelkreise, das elektromagnetische Verhalten der Maschine, Encodersignale und die Lastdynamik umfassen. Wenn das Schaltnetzwerk eine Auflösung im Submikrosekundenbereich erfordert, muss das gesamte System dieser zeitlichen Vorgabe entsprechen. Die Folge sind eine übermäßige Rechenlast und die Nichteinhaltung von Ausführungsfristen.

Die hybride Ausführung beseitigt diesen Engpass. Anstatt einen einzelnen Prozessor zu zwingen, das gesamte System mit dem kleinsten Zeitschritt zu berechnen, Ingenieur:innen verschiedene Teilsysteme hardware zu, die für deren Rechenverhalten am besten geeignet sind.

Erläuterung hybrider Echtzeit-Simulationsarchitekturen mit CPU und FPGA

„Die hybride CPU- und FPGA-Simulation ist der praktikable Weg, komplexe leistungselektronische Modelle in Echtzeit auszuführen, sobald Schaltdetails, Maschinenmodelle und umfangreiche Netzgleichungen nicht mehr in einen einzigen Verarbeitungspfad passen.“

Bei der Hybridsimulation wird ein Modell in Ausführungsdomänen unterteilt, die mit unterschiedlichen Rechengeschwindigkeiten arbeiten, dabei aber in Echtzeit synchronisiert bleiben.

Der FPGA-Teil führt Aufgaben aus, die extrem kleine Zeitschritte und ein deterministisches Timing erfordern. Schaltgeräte, PWM-Logik, Schutzmechanismen und Sensorschnittstellen gehören in diesen Bereich, da sie auf einem vorhersehbaren Verhalten auf Takt-Ebene beruhen. Der CPU-Teil übernimmt elektrische Netzwerke, Maschinendynamik, Überwachungslogik und Überwachungsaufgaben, die größere Zeitschritte zulassen.

Betrachten wir einen Prüfstand für netzgekoppelte Wechselrichter. Die Schaltstufe und die Strommesskette laufen auf hardware, sodass das Modell Gate-Übergänge und Stromwelligkeit präzise nachbilden kann. Das Netzäquivalent, das Transformator-Modell und die Überwachungslogik laufen hingegen auf der CPU. Diese Komponenten interagieren zwar weiterhin mit dem Schaltkreis, erfordern jedoch keine Auflösung im Nanosekundenbereich.

Kommunikationsverbindungen synchronisieren beide Domänen, sodass sie in festgelegten Intervallen elektrische Größen wie Spannung, Strom und Position austauschen. Das Ergebnis ist ein einziges Anlagenmodell, das über zwei Rechenumgebungen hinweg ausgeführt wird.

Praktische Grundsätze, Ingenieur:innen Modelle zwischen CPU und FPGA aufteilen

Eine gute Partitionierung orientiert sich an drei Fragen: Welche Zustände erfordern den kleinsten Zeitschritt, welche Zustände lassen eine Aggregation zu und welche Schnittstellen können die Grenze überschreiten, ohne den Test zu beeinträchtigen?

Ein anwandlungsreicher Treiber liefert hierfür ein anschauliches Beispiel. Schaltvorgänge auf Gate-Ebene, Totzeit-Effekte und die Stromrekonstruktion sollten möglichst nahe am kleinsten Zeitschritt liegen, da kleine Fehler an dieser Stelle den Rest des Systems verzerren würden. Ein Front-End-Gleichrichter mit geringeren Schaltanforderungen lässt oft eine Ausführung im Bereich von einigen zehn Mikrosekunden zu, insbesondere wenn sein Zweck darin besteht, das Busverhalten wiederzugeben, anstatt jedes Detail des Subzyklus abzubilden. 

Außerdem müssen Sie stark gekoppelte Zustände gruppieren. Die Sekundärseite eines Transformators, die mehrere Gleichrichterpfade speist, sollte nicht an jedem elektrischen Knotenpunkt aufgeteilt werden, nur weil das Diagramm modular aussieht. Trennlinien sollten dort verlaufen, wo die physikalische Wechselwirkung langsamer oder schwächer ist oder bereits als Schnittstellengröße wie Spannung, Strom, Position oder Fehlerflag gemessen wird.

Ausführung von Hochfrequenzschaltungen und Wandlerdynamiken auf FPGAs

Die Ausführung auf einem FPGA ist der ideale Ort für Modellkomponenten, die ein deterministisches Timing, parallele Schaltlogik und Solver-Schritte erfordern, die weitaus kleiner sind, als eine CPU unter Echtzeitlast verarbeiten kann.

Ein Umrichter mit zahlreichen Halbleiterbauelementen, Totzeitlogik, PWM-Aktualisierungen und Fehlerverriegelungen ist hierfür ein naheliegendes Beispiel. In den beigefügten Unterlagen wird darauf hingewiesen, dass FPGA-basierte Werkzeuge für die Leistungselektronik Schaltmodelle mit sehr kleinen Zeitschritten berechnen und hohe Schaltfrequenzen unterstützen können – genau das macht sie für Wechselrichterabschnitte, schnelle Schutzprüfungen sowie Rückkopplungspfade von Encodern oder Resolvern so nützlich.

Das ist wichtig, weil das Steuerungssystem oft auf Details reagiert, die in einem Schaltplan unbedeutend erscheinen. Ein verzögerter Gate-Übergang, eine kurze Überstromspitze oder ein Vorteil eine Abtastperiode zu spät Vorteil , können das Drehmomentverhalten und das Auslöseverhalten verändern. Das sind keine bloßen Schönheitsfehler. Sie entscheiden darüber, ob Ihr Regler den ersten Einschaltvorgang übersteht.

Sie sollten dem Drang widerstehen, jede Leistungsstufe auf dem FPGA unterzubringen. Die Kapazität des FPGAs ist begrenzt, die Fehlersuche erfolgt strukturierter, und manche Teilsysteme profitieren kaum von einer Ausführung im Nanosekundenbereich.

Ausführung langsamerer Systemkomponenten und großer Netzwerke auf CPU-Lösern

CPU-basierte Solver eignen sich besser für Teilsysteme, die einen größeren Modellumfang erfordern, jedoch keine extrem kleinen Zeitschritte. Große elektrische Netzwerke enthalten oft Transformatoren, Übertragungsleitungen, Lasten und Maschinen, die über längere elektrische Zeitskalen hinweg interagieren. Um diese Netzwerke effizient zu berechnen, sind Flexibel Methoden sowie die Möglichkeit erforderlich, Gleichungen auf mehrere Prozessorkerne zu verteilen. CPU-basierte Solver für elektromagnetische Transienten bewältigen diese Aufgabe gut.

Ein Modell Erneuerbare Energien veranschaulicht diesen Ansatz. Die Schaltstufe des Wechselrichters läuft auf hardware, doch das umgebende Stromnetz enthält Transformatoren, Kabelmodelle, Schutzvorrichtungen und Netzäquivalente. Diese Komponenten entwickeln sich langsamer und können mit größeren Zeitschritten berechnet werden, ohne dass dabei Genauigkeitseinbußen entstehen.

Indem diese Teilsysteme auf hardware verbleiben, hardware der Ressourcenverbrauch des FPGAs hardware , während die Genauigkeit des gesamten elektrischen Systems gewahrt bleibt. Ingenieur:innen einen umfassenderen Überblick über das System, ohne dass jeder Teil des Modells mit hoher Geschwindigkeit ausgeführt werden muss.

Synchronisations- und Kommunikationsanforderungen in hybriden Echtzeitmodellen

Hybridmodelle funktionieren nur dann, wenn Synchronisation, Datenaustausch und I/O als Teil des Anlagenmodells betrachtet werden und nicht als bloße technische Infrastruktur im Hintergrund.

Betrachten wir einen Netzwechselrichter-Regler, der mit einer festen Regelungsfrequenz arbeitet. Der Regler erwartet in jedem Zyklus aktualisierte Phasenströme. Wenn das FPGA-Modell die Ströme schneller berechnet, als die CPU sie übertragen kann, erhält der Regler veraltete Daten und reagiert falsch. Ingenieur:innen diesem Problem Ingenieur:innen , indem sie die Zeitschritte des Solvers synchronisieren und die Kommunikationsintervalle an die Abtastraten der Regelung anpassen.

Die praktischen Überprüfungen sind unkompliziert:

• Passen Sie die Abtastraten der Schnittstelle an den Regelkreis an, nicht nur an den Solver-Kreis.
• Grenzsignale sollten physikalisch sinnvoll sein und sich in ihrer Anzahl in Grenzen halten.
• Planen Sie eine Latenzzeit für Transport, Skalierung und I/O ein.
• Überprüfen Sie die Synchronisation nicht nur im stationären Betrieb, sondern auch unter Fehlerbedingungen.
• Protokolliere beide Seiten der Grenze, damit Zeitabweichungen sichtbar werden.

Teams, die diese Überprüfungen überspringen, verbringen oft Tage damit, die Steuerungen anzupassen, um ein Kommunikationsproblem zu beheben.

Häufige Fehler bei der Partitionierung, die die Leistung von Echtzeitsimulationen beeinträchtigen

Die meisten Probleme bei der Partitionierung sind auf unzureichende Grenzen zurückzuführen, nicht auf leistungsschwache Prozessoren.

Ein häufiger Fehler besteht darin, eng miteinander verknüpfte elektrische Zustände aufzuteilen, weil die Modellhierarchie diese Aufteilung übersichtlich erscheinen lässt. Ein weiterer Fehler ist, die gesamte Schaltlogik auf das FPGA zu verlagern, während die davon abhängige Mess- und Schutzlogik auf der CPU verbleibt, was zu versteckten Latenzen im Steuerpfad führt. 

Ein weiterer häufiger Fehler besteht darin, anzunehmen, dass ein erfolgreicher Open-Loop-Lauf die Richtigkeit der Partitionierung belegt. Closed-Loop-HIL deckt Timing-Fehler auf, die bei einer Offline-Simulation im stationären Zustand niemals sichtbar werden. Sensorquantisierung, Fehlerverriegelung, Regler-Resets und Startsequenzen sind häufig die Stellen, an denen das Modell versagt. Teams nehmen zudem im Hinblick auf die Skalierbarkeit eine übermäßige Partitionierung vor und verbringen am Ende mehr Zeit mit der Verwaltung von Schnittstellen als mit der Lösung des technischen Problems.

„Ein disziplinierter Split bleibt einfach.“

Weniger Grenzen, ein übersichtlicherer Signalaustausch und eine klare Zuständigkeit für das Timing führen zu zuverlässigeren Ergebnissen als eine komplizierte Architektur, die auf dem Papier effizient erscheint.

Hybride Simulationsabläufe, die eine Skalierbar hardwareValidierung unterstützen

Eine Skalierbar HIL-Validierung setzt eine konsequente Modellvorbereitung, eine sorgfältige Aufteilung und schrittweise Tests der Integration des Reglers voraus.

Entwicklungsteams beginnen in der Regel mit einer Offline-Modellierung, um das numerische Verhalten zu validieren. Sobald sich die Modellstruktur stabilisiert hat, werden schaltintensive Komponenten auf die FPGA-Ausführung verlagert, während umfangreichere elektrische Netzwerke auf der CPU verbleiben. Im Rahmen von Open-Loop-Tests werden Timing-Margen, Signalskalierung und Schnittstellensynchronisation überprüft. Erst nach Abschluss dieser Prüfungen wird der Controller an die Simulation angeschlossen.

Bei der Entwicklung eines Mittelspannungsantriebs folgte der Arbeitsablauf dieser Struktur, als Ingenieur:innen Regelalgorithmen mittels hybrider Ausführung Ingenieur:innen . Die Hochgeschwindigkeitsschaltung des Umrichters lief auf hardware langsamere elektrische Teilsysteme auf der CPU ausgeführt wurden. So konnte das Team das Schutzverhalten und die Maschinenreaktion sicher testen, bevor die physischen Anlagen unter Spannung gesetzt wurden.

Die von OPAL-RT entwickelten Plattformen unterstützen diese Kategorie Workflow, indem sie eine synchronisierte Ausführung auf CPU und FPGA innerhalb eines einheitlichen Echtzeit-Frameworks ermöglichen. Wenn Partitionierungsregeln konsequent angewendet werden, wird die hybride Simulation zu einem zuverlässigen Entwicklungswerkzeug und ist nicht mehr nur ein instabiles Prototypmodell.