Flux de travail hybrides combinant CPU et FPGA pour les modèles complexes d'électronique de puissance

Principaux enseignements

• La simulation hybride CPU-FPGA donne les meilleurs résultats lorsque le partitionnement respecte les contraintes de synchronisation et de couplage, et non la disposition visuelle du modèle.
• Les FPGA devraient prendre en charge les sections nécessitant de nombreuses commutations et une exécution déterministe, tandis que les processeurs devraient gérer les réseaux électriques plus étendus qui conservent leur précision à des pas de temps plus longs.
• La fiabilité des résultats HIL dépend d'une synchronisation rigoureuse des interfaces, de signaux de limite restreints et d'une validation par étapes, de la boucle ouverte à la boucle fermée.

La simulation hybride CPU-FPGA constitue la solution pratique pour exécuter en temps réel des modèles complexes d'électronique de puissance lorsque les détails de commutation, les modèles de machines et les équations de réseaux volumineux ne peuvent plus tenir dans un seul chemin de traitement. Une répartition adéquate ne consiste pas simplement à attribuer les tâches « rapides » à un dispositif et les tâches « lentes » à un autre. Il s'agit d'attribuer chaque partie du modèle à la ressource capable de la résoudre avec une synchronisation stable, une latence acceptable et une fidélité suffisante pour que vos résultats de test restent exploitables. Les centres de données représentaient 1,5 % de la demande mondiale en électricité en 2024, et cette part devrait atteindre environ 3 % d’ici 2030, ce qui laisse présager un réseau électrique et une base industrielle plus étendus, articulés autour de systèmes à forte intensité de convertisseurs qui nécessitent de meilleurs workflows de validation.

Un programme de développement de variateurs moyenne tension a récemment mis en évidence ce défi. Un modèle de convertisseur en cascade comprenait des dizaines de dispositifs de commutation, de modèles de moteurs, de capteurs et de couplages de transformateurs. L'exécution de l'ensemble du modèle sur un seul processeur a entraîné le non-respect des délais en temps réel, obligeant l'équipe à répartir la simulation entre les ressources du processeur et celles du FPGA.

Les modèles complexes d'électronique de puissance dépassent les limites de la simulation sur un seul processeur

La simulation en temps réel sur un seul processeur échoue lorsque le comportement de commutation électrique, les modèles de machines, les capteurs et les grands réseaux électriques doivent tous s'exécuter au sein d'un même pas de temps fixe.

Les systèmes d'électronique de puissance associent souvent des composants fonctionnant à des vitesses dynamiques très différentes. Les dispositifs de commutation changent d'état en quelques microsecondes, voire plus rapidement. La dynamique des machines s'étend sur quelques millisecondes. Le comportement du réseau électrique évolue sur des cycles électriques plus longs. Lorsqu'un seul processeur tente de résoudre tous les sous-systèmes simultanément, le solveur doit adopter un pas de temps suffisamment court pour saisir les détails de la commutation. Cette exigence fait rapidement grimper la charge de calcul au-delà de ce que le processeur peut supporter en temps réel.

La validation des variateurs de vitesse en est une illustration concrète. Un modèle de variateur moderne peut inclure un étage onduleur, des boucles de régulation de courant, le comportement électromagnétique de la machine, les signaux du codeur et la dynamique de la charge. Si le réseau de commutation nécessite une résolution de l'ordre de la sous-microseconde, l'ensemble du système doit respecter cette contrainte temporelle. Il en résulte une charge de calcul excessive et le non-respect des délais d'exécution.

L'exécution hybride élimine ce goulot d'étranglement. Au lieu d'obliger un seul processeur à traiter l'ensemble du système avec le pas de temps le plus court, les ingénieurs attribuent les différents sous-systèmes à des ressources matérielles adaptées à leur comportement computationnel.

Présentation des architectures de simulation en temps réel hybrides combinant CPU et FPGA

« La simulation hybride CPU-FPGA constitue la solution pratique pour exécuter en temps réel des modèles complexes d'électronique de puissance lorsque les détails de commutation, les modèles de machines et les équations de réseaux de grande envergure ne peuvent plus être traités dans un seul chemin de traitement. »

La simulation hybride divise un modèle en domaines d'exécution qui fonctionnent à des vitesses de calcul différentes tout en restant synchronisés en temps réel.

La partie FPGA exécute les tâches qui nécessitent des pas de temps extrêmement courts et un timing déterministe. Les dispositifs de commutation, la logique PWM, les mécanismes de protection et les interfaces de capteurs relèvent de ce domaine, car ils dépendent d'un comportement prévisible au niveau des cycles. La partie CPU gère les réseaux électriques, la dynamique des machines, la logique de supervision et les tâches de surveillance qui tolèrent des pas de temps plus longs.

Prenons l'exemple d'un banc d'essai pour la validation d'un onduleur raccordé au réseau. L'étage de commutation et le circuit de mesure du courant fonctionnent sur un circuit FPGA, ce qui permet au modèle de reproduire avec précision les transitions des portes logiques et l'ondulation du courant. Parallèlement, le modèle équivalent du réseau, le modèle du transformateur et la logique de supervision s'exécutent sur le processeur. Ces composants interagissent toujours avec le système de commutation, mais ne nécessitent pas une résolution de l'ordre de la nanoseconde.

Les liaisons de communication synchronisent les deux domaines afin qu'ils échangent des grandeurs électriques telles que la tension, le courant et la position à des intervalles réguliers. Il en résulte un modèle d'installation unique fonctionnant sur deux environnements de traitement.

Principes pratiques utilisés par les ingénieurs pour répartir les modèles entre le processeur et le FPGA

Un bon découpage repose sur trois questions : quels états nécessitent le pas de temps le plus court, quels états peuvent supporter une agrégation, et quelles interfaces peuvent franchir la frontière sans compromettre le test.

Un circuit d'attaque comportant de nombreux convertisseurs en est un bon exemple. Les événements de commutation au niveau des grilles, les effets du temps mort et la reconstruction du courant doivent être traités au pas de temps le plus court, car de petites erreurs à ce niveau risquent de fausser le reste du système. Un redresseur en amont, dont les exigences en matière de commutation sont moindres, tolère souvent une exécution à l'échelle de quelques dizaines de microsecondes, en particulier lorsque son objectif est de reproduire le comportement du bus plutôt que chaque détail au niveau des sous-cycles. 

Il faut également regrouper les états fortement couplés. Le secondaire d'un transformateur alimentant plusieurs circuits de redressement ne doit pas être divisé à chaque nœud électrique simplement parce que le schéma semble modulaire. Les limites de partition doivent être placées là où l'interaction physique est plus lente, plus faible ou déjà mesurée sous forme de grandeurs d'interface telles que les tensions, les courants, la position ou les indicateurs de défaut.

Affectation de la commutation à haute fréquence et de la dynamique des convertisseurs à l'exécution sur FPGA

L'exécution sur FPGA est la solution idéale pour les composants du modèle qui nécessitent une synchronisation déterministe, une logique de commutation parallèle et des étapes de résolution bien plus courtes que ce qu'un processeur peut gérer sous une charge en temps réel.

Un convertisseur comportant de nombreux dispositifs à semi-conducteurs, une logique à temps mort, des mises à jour PWM et des verrouillages de défaut en est un exemple évident. Le document ci-joint souligne que les outils d'électronique de puissance basés sur des FPGA permettent de résoudre des modèles de commutation avec des pas de temps très courts et de prendre en charge des fréquences de commutation élevées, ce qui en fait précisément un outil utile pour les sections d'onduleurs, les contrôles de protection rapides et les boucles de rétroaction des codeurs ou des résolveurs.

Cela est important car le système de commande réagit souvent à des détails qui semblent insignifiants sur un schéma. Une transition de porte retardée, un bref pic de surintensité ou un front de codeur arrivant avec un échantillon de retard peuvent modifier la réponse en couple et le comportement de déclenchement. Il ne s'agit pas là d'effets purement esthétiques. Ces éléments déterminent si votre variateur survivra à la première mise sous tension.

Il faut résister à la tentation d'intégrer tous les étages de puissance sur le FPGA. La capacité du FPGA est limitée, le débogage est plus structuré, et certains sous-systèmes ne tirent que très peu de bénéfices d'une exécution à l'échelle de la nanoseconde.

Exécution des composants système les plus lents et des réseaux de grande envergure sur des solveurs CPU

Les solveurs sur CPU sont mieux adaptés aux sous-systèmes qui nécessitent un champ d'application plus large pour le modèle, mais pas de pas de temps extrêmement courts. Les grands réseaux électriques comportent souvent des transformateurs, des lignes de transport, des charges et des machines qui interagissent sur des échelles de temps électriques plus longues. Pour résoudre efficacement ces réseaux, il faut disposer de méthodes numériques flexibles et pouvoir répartir les équations sur plusieurs cœurs de processeur. Les solveurs de transitoires électromagnétiques basés sur CPU s'acquittent bien de cette tâche.

Un modèle de Énergie renouvelable illustre cette approche. L'étage de commutation de l'onduleur fonctionne sur du matériel FPGA, mais le réseau électrique environnant comprend des transformateurs, des modèles de câbles, des dispositifs de protection et des équivalents de réseau. Ces composants évoluent à un rythme plus lent et peuvent être modélisés avec des pas de temps plus grands sans perte de précision.

Le fait de conserver ces sous-systèmes sur le matériel CPU permet de réduire l'utilisation des ressources du FPGA tout en préservant la fidélité du système électrique dans son ensemble. Les ingénieurs bénéficient ainsi d'une vision plus globale du système sans devoir imposer une exécution à haute vitesse à chaque partie du modèle.

Exigences en matière de synchronisation et de communication dans les modèles hybrides en temps réel

Les modèles hybrides ne fonctionnent que lorsque la synchronisation, l'échange de données et la synchronisation des E/S sont intégrés au modèle de l'installation plutôt que considérés comme une simple infrastructure en arrière-plan.

Prenons l'exemple d'un contrôleur d'onduleur de réseau fonctionnant à une fréquence de commande fixe. Le contrôleur attend des courants de phase actualisés à chaque cycle. Si le modèle FPGA calcule les courants plus rapidement que le processeur ne peut les transférer, le contrôleur reçoit des données obsolètes et réagit de manière incorrecte. Les ingénieurs évitent ce problème en synchronisant les pas de temps du solveur et en alignant les intervalles de communication sur les fréquences d'échantillonnage de la commande.

Les vérifications pratiques sont simples :

• Adaptez les fréquences d'échantillonnage de l'interface à la boucle de contrôle, et pas seulement à la boucle du solveur.
• Veillez à ce que les repères de délimitation aient une signification concrète et soient peu nombreux.
• Prévision de la latence pour le transport, la mise à l'échelle et la conversion d'E/S.
• Vérifiez la synchronisation dans des conditions de défaillance, et pas seulement en fonctionnement normal.
• Enregistrez les deux côtés de la limite afin que les erreurs de synchronisation soient visibles.

Les équipes qui négligent ces vérifications passent souvent plusieurs jours à régler les contrôleurs pour résoudre un problème de communication.

Erreurs courantes de partitionnement qui nuisent aux performances de la simulation en temps réel

La plupart des problèmes de partitionnement sont dus à des limites mal définies, et non à la faiblesse des processeurs.

Une erreur courante consiste à séparer des états électriques étroitement liés sous prétexte que la hiérarchie du modèle rend cette séparation plus claire. Une autre erreur consiste à confier l'ensemble des détails de commutation au FPGA tout en laissant la logique de mesure et de protection qui en dépend sur le CPU, ce qui engendre une latence cachée dans le chemin de contrôle. 

Une autre erreur courante consiste à supposer qu'un fonctionnement en boucle ouverte réussi prouve que la partition est correcte. Le HIL en boucle fermée mettra en évidence des défauts de synchronisation que la simulation hors ligne en régime permanent ne révèle jamais. La quantification des capteurs, le verrouillage des défauts, les réinitialisations du contrôleur et la séquence de démarrage sont souvent les points où le modèle présente des défaillances. Les équipes ont également tendance à sur-partitionner pour des raisons d'évolutivité et finissent par passer plus de temps à gérer les limites qu'à résoudre le problème technique.

« Une répartition rigoureuse reste simple. »

Une architecture moins contraignante, un échange de signaux plus fluide et une répartition claire des responsabilités en matière de synchronisation donneront des résultats plus fiables qu'une architecture complexe qui semble efficace sur le papier.

Flux de travail de simulation hybride permettant Simulation HIL évolutive

Une validation HIL évolutive repose sur une préparation rigoureuse des modèles, un partitionnement minutieux et des essais par étapes avant l'intégration du contrôleur.

Les équipes d'ingénieurs commencent généralement par une modélisation hors ligne afin de valider le comportement numérique. Une fois que la structure du modèle s'est stabilisée, les composants nécessitant de nombreuses commutations sont transférés vers l'exécution sur FPGA, tandis que les réseaux électriques plus étendus restent sur le processeur. Des tests en boucle ouverte permettent de vérifier les marges de temps, la mise à l'échelle des signaux et la synchronisation des interfaces. Ce n'est qu'après ces vérifications que le contrôleur se connecte à la simulation.

Le processus de développement d'un variateur moyenne tension a suivi cette structure lorsque les ingénieurs ont validé les algorithmes de commande à l'aide d'une exécution hybride. La commutation à haute vitesse du convertisseur s'effectuait sur le matériel FPGA, tandis que les sous-systèmes électriques plus lents s'exécutaient sur le processeur, ce qui a permis à l'équipe de tester en toute sécurité le comportement des protections et la réponse de la machine avant de mettre sous tension l'équipement physique.

Les plateformes développées par OPAL-RT prennent en charge ce type de flux de travail en assurant une exécution synchronisée du processeur et du FPGA au sein d'un cadre temps réel unifié. Lorsque les règles de partitionnement sont appliquées de manière cohérente, la simulation hybride devient un outil d'ingénierie fiable plutôt qu'un modèle prototype fragile.