核心要点
- 求解器架构遵循被测现象中最快的现象，因此，在权衡任何其他要求之前，转换器切换频率超过 100 kHz 就排除了 CPU 时间步长。
- CPU 求解器的延迟在 10 到 50 微秒之间，而 FPGA 求解器的延迟则达到 200 到 500 纳秒，这种差异决定了哪些切换效应会出现。
- FPGA 分辨率通过固定点范围、模型大小上限和较长的比特流构建来降低灵活性，因此，CPU 和 FPGA 之间的早期划分是最重要的决定。
FPGA仿真 其存在是为了比任何 CPU 完成单个时间步的速度更快地闭合控制回路。
力量换流器 尽管用于验证开关频率的模型分辨率仍停留在微秒级，但人们仍在不断提高开关频率。电动机系统已占全球电力消耗的53% ，而几乎所有电动机系统都依赖于开关转换器，测试平台必须精确地复现这些转换器。CPU求解器采样的结果与硬件实际运行结果之间的差距，正是验证失败的根源所在。
架构问题不在于原始速度，而在于解决交换问题。市场活动 在控制器所处的时间尺度上，CPU 求解器以 25 微秒的速率运行，而FPGA 求解器以 250 纳秒的速率运行，在 100 kHz 的转换器上，它们产生的结果并无细微差别。前者返回可用的波形，而后者返回的平均值则掩盖了您正在测试的行为。
FPGA是什么仿真 实时模型的方法
FPGA仿真 这种方法将求解器从时序软件转移到逻辑门。电路方程被封装在电路结构中，形成一个固定的算术流水线，该流水线每个时钟周期都会生成一个新的解。对于转换器模型，时间步长介于 200 到 500 纳秒之间，输入和输出路径的时间步长则以几十纳秒为单位。
三相两电平逆变器清晰地展现了这种差异。六个开关、它们的反并联二极管以及相关的节点方程被编译成定点运算块，这些运算块并行计算。求解器无需获取指令，无需等待缓存行，也无需向操作系统调度器让步。最终结果是每一步都具有相同的延迟，而当物理控制器根据模型闭合电流回路时，延迟正是至关重要的特性。
这种确定性会带来设计上的后果。模型大小在比特流构建时就已固定，因此设备资源限制了您同时运行的交换机、节点和机器模型的数量。那些将 FPGA 视为可在项目进行中扩展的加速器的工程师，往往会在后期才发现这一点。
为什么基于CPU的时间步长会在接近10微秒时停止？
CPU 核心逐个执行模型运算，因此时间步长必须涵盖完整的矩阵求解、中断处理和 I/O 传输。在专用核心上，实时电力系统模型的计算时间通常在 10 到 50 微秒之间。低于这个时间步长则没有容错空间。
只有当切换速度提高时，这种限制才会显现出来。60赫兹配电 以 50 微秒为单位求解的馈线模型，每个基频周期可采集超过 300 个样本，这已经足够了。但如果将同样的求解器应用于 20 kHz 的反相器，则每个开关周期仅采集一个样本，因此模型应用于时间步长并量化其报告的纹波电流的占空比实际上是错误的。时间戳门极捕获和插值可以恢复部分精度，对于 5 kHz 的驱动频率来说通常足够，但该技术无法恢复 500 纳秒的死区时间或完全发生在采样点之间的退饱和瞬态过程。
“如果将同一个求解器指向一个 20 kHz 的逆变器，每个开关周期都会得到一个样本，因此模型应用的占空比会量化到时间步长，而它报告的纹波电流是虚构的。”
比较 CPU 和 FPGA 求解器的开关精度
CPU求解器和FPGA求解器的主要区别在于运算方式。CPU按顺序执行模型指令，而FPGA则将相同的方程以空间布局的方式呈现，并在每个时钟周期并行求解。这种结构上的差异正是25微秒时间步长和250纳秒时间步长之间的区别所在。
两种架构难分伯仲。400个节点配电 带有保护逻辑的网络在 CPU 内核上运行流畅，但即使只对其中一半进行建模，也会占用整个 FPGA 的资源。而一个具有器件级开关损耗的 150 kHz 碳化硅转换器，在 CPU 上根本无法以任何有用的精度运行。
| 区别体现在哪里 | 基于CPU的求解器 | 基于FPGA的求解器 |
| 实践中达到的时间步长 | 在专用核心上，延迟介于 10 到 50 微秒之间。 | 介于 200 至 500 纳秒之间，I/O 路径时间接近 25 纳秒。 |
| 切换频率后，它能清晰地解析出来。 | 在占空比误差增大之前，频率大约在 5 kHz 以下。 | 频率远高于 100 kHz，每个周期采样数百次。 |
| 型号大小，握感舒适 | 数百个节点和长长的馈线无需分区即可容纳。 | 交换机和节点预算在比特流构建时确定。 |
| 电路变更后的周转 | 几秒钟内即可重建，因此您可以在会话过程中持续迭代。 | Bitstream 构建过程持续数十分钟，并重塑计划。 |
| 工程师在哪里能获得最大价值 | 网格动力学、机械载荷和监控逻辑 | 转换器开关、电机磁通行为和门极故障 |
编译周期是团队最容易低估的因素。CPU 模型编辑只需几秒钟即可完成，而 FPGA 比特流构建则需要数十分钟，这会影响你如何安排会话，而不是模型运行的速度。
你的切换频率实际需要多大的时间步长？
应根据开关周期而非现有硬件来选择时间步长。精确的纹波和损耗数据需要在每个开关周期内采集大约 50 到 100 个样本，因此，在其他因素影响计算之前，转换器的开关频率决定了最低值。
通过计算，可以将边界具体化。
- 10 kHz IGBT 驱动器的开关周期为 100 微秒，因此 1 微秒的时间步长可将占空比误差控制在 1% 左右。
- 100 kHz 的碳化硅或氮化镓平台周期为 10 微秒，这使得时间步长约为 100 纳秒。
- 500 纳秒的死时间在任何大于半微秒的时间步长下都会完全消失。
- 当每个开关周期内采样点少于 20 个时，纹波电流幅度读数会降低。
- 门捕获分辨率决定了实际的最低标准，因为模拟器无法为值班命令添加时间戳，所以无法重现该值班命令。
这些数据解释了为什么这么多测试平台最终会混杂在一起。热网络和机械负载的切换发生在毫秒级，会浪费FPGA资源，而转换器切换发生在纳秒级，并且会给CPU带来无意义的数值。
仅支持 FPGA 分辨率的电机驱动测试
电机驱动模型对FPGA求解器的要求比以往更高。换流器 单独计算是因为电机和逆变器必须以相同的速率求解。在高速永磁电机中，饱和度、空间谐波和转子位置都会在一个开关周期内发生变化，而对它们进行平均会消除您正在测试的影响。
一台转速为 18,000 rpm、具有 4 对极对的牵引电机，在 20 kHz 逆变器载波下产生 1,200 Hz 的基波。这种组合下的转矩波动源于磁链，而磁链会随电流和转子角度而变化。正因如此，FPGA 电机模型采用有限元导出的查找表，而非恒定的电感值。预计到 2025 年，电动汽车销量将超过 2000 万辆，而这些动力系统背后的验证工作量正是推动电机建模迁移到 FPGA 架构的原因。
故障测试再次提高了难度。定子绕组中的匝间短路发生在几度电范围内，逆变器中的去饱和事件会在不到一微秒的时间内解决。就像 OPAL-RT 在其 OP5707XG 系列器件上所做的那样，在同一器件上运行机器库和开关模型。仿真器这样，就能将两者保持在一个确定性求解过程中，以便被测控制器在硬件时序上发现故障。
FPGA 模型会降低灵活性并增加编译时间。
FPGA求解器以便捷性换取分辨率。模型以定点运算运行，数值范围在构建时设定；交换机和节点预算受限于设备资源；每次结构修改都需要重新构建完整的比特流，耗时数十分钟而非几秒钟。
数值范围是最容易带来意外情况的因素。例如，一个配置用于 800V 直流母线和 400A 相电流的定点求解器，如果未经重新缩放就直接用于 1500V 组串式逆变器，则会出现削波或精度损失。调试可见性也会造成损失，因为探测系统内部的信号意味着需要将其路由到监控输出并重新构建模型。这两个限制因素都不能排除使用 FPGA 求解器的可能性。它们都强调了尽早确定模型中哪些部分真正需要纳秒级分辨率的重要性。
将求解器架构与重要的测试相匹配
正确的架构应该遵循你想要观察的最快现象。如果你的控制器响应于市场活动 对于短于微秒级的瞬态过程，FPGA求解器是唯一能够忠实再现这些过程的选择。如果模型中最快的瞬态过程是毫秒级的机械瞬态，那么FPGA资源就毫无用处。
大多数能经受住时间考验的测试台都经过精心划分。网格、机械负载和监控逻辑运行在 CPU 内核上，运行时间为 25 到 50 微秒；转换器和机器运行在 FPGA 上，运行时间为几百纳秒；它们之间的接口已有充分的文档记录，便于日后扩展。
第一次分区调用中的严谨性会随着时间的推移而不断积累。根据物理规律而非硬件目录来选择求解器架构，才是保持测试平台有效性的关键。换流器 测试过程中速度会加快， OPAL-RT 正是基于这个原理，当工程师询问驱动模型的哪些部分属于互连架构时，OPAL-RT会给出明确的答案。尽早确定边界，就能把时间花在测试控制器上，而不是与模拟器争论。
“合适的架构应该遵循你想要观察的最快现象。”
