如何在FPGA上实现纳秒时间步长的仿真 功率电子器件

核心要点

• 快速转换器的精度由最短的开关事件决定，因此时间步长的选择应从换相时序开始。
• 将开关电源级迁移到FPGA硬件上，可以恢复CPU求解器在固定采样点之间丢失的分辨率。
• 最佳结果源于严谨的分区、清晰的状态映射、细致的数值缩放以及闭环时序检查。

纳秒级时间步长仿真 之所以重要，是因为只有当转换器的开关级在FPGA上运行而非在 CPU 上运行时，高速转换器才能在实时处理中保持精度。

一旦器件速度提升，电力电子团队就会遇到这一限制。2023年全球电动汽车销量达到近1400万辆，较2022年增长35%，这意味着越来越多的牵引逆变器、车载充电机和DC/DC变流器正进入严格的验证循环。对于较慢的被控对象模型，CPU求解器仍然有效，但当在离散的软件采样点之间发生换相时，开关级变流器的行为就会丢失。 当将功率级部署在FPGA架构上，并保持控制回路实时同步时，即可恢复这种丢失的分辨率。

“快速切换”设定了解算器必须满足的时间步长

时间步长必须足够短，才能捕捉到每个导致电路状态变化的开关过渡。这一限制源于开关频率、死区时间以及沿位置。如果求解器的采样频率低于这些参数市场活动 ，就会导致这些过渡变得模糊，并使转换器响应发生偏移。电力转换器的精度取决于时序分辨率，而非平均波形质量。

一个工作频率为 100 kHz 的两电平逆变器，其每个完整开关周期仅有 10 微秒。该周期内的死区时间可能缩短至数十纳秒，而电流路径可能在此短暂时间窗口内发生翻转。如果您的求解器仅每隔几微秒检查一次网络，就会漏掉这种变化。此时波形可能看起来依然平滑，但开关事件实际上已经出错。

宽禁带半导体进一步提高了要求，因为其开关速度可达硅器件的10倍。这使得转换器的验证工作不再依赖于平均模型，而是转向了基于开关事件的执行。您不再需要根据正弦波或输出纹波估计值来确定时间步长，而是要根据导致损耗、电流或器件应力发生变化的最短事件来确定时间步长。

“电源转换器的精度取决于时序分辨率，而非平均波形质量。”

CPU 求解器在固定采样点之间遗漏了转换器市场活动

CPU 求解器会遗漏开关细节，因为它是在有序的采样时刻对模型进行评估，而不是在每个硬件沿上进行评估。发生在这些采样时刻之间的市场活动 会被事后重建。这种重建会平滑瞬态过程，并掩盖短暂的换相效应。因此，您的控制器所看到的被控对象的响应会比实际变流器慢。

假设有一个半桥电路，其在1微秒的PWM周期内进行换相，而被控对象求解器以5微秒的频率运行。在下一轮CPU更新到达之前，开关状态发生变化，自由轮路径发生偏移，二极管恢复过程也已开始。此时，电流尖峰和电压过冲会被合并为一个粗略的结果。虽然仍可闭环控制，但你无法信任所得的应力分析结果。

在硬切换、短路测试和脉冲跳过过程中，这一误差尤为关键。CPU 虽然能够很好地模拟较慢的热状态、机械负载和监控逻辑，但在单个采样周期内电气状态发生多次变化时却难以应对。这就是为什么开发团队经常会观察到平均电流稳定，但瞬时峰值却不准确。这种不匹配通常源于分辨率问题，而非控制设计不佳。

FPGA执行可在纳秒时间步长下恢复开关分辨率

FPGA 执行能够恢复分辨率，因为在每个时钟周期内，开关网络都会以硬件级并行方式进行评估。状态更新以确定性方式进行，而非等待软件线程。在闭环条件下，纳秒级的时间步长对于电气阶段而言变得切实可行。这就是 FPGA 电力电子技术仿真 能与高速换流器的物理特性保持一致的关键原因。

三相变流器清晰地说明了这一优势。每条支路几乎能在同一时刻改变状态，且每条路径都会通过直流母线和电机电流影响其他路径。CPU往往会将这些计算串行化，而FPGA架构则能同时处理多条路径。这样得到的时序与门控逻辑相匹配，而非由处理器调度所决定的时序。

这也是执行方法比板级仿真更重要的原因。OPAL-RT eHS 在 FPGA 上运行电力电子网络，因此开关市场活动 能够实时求解，而非被平均掉。这使得您可以在对控制器进行闭环测试的同时，确保被控对象仍能遵守死区时间、器件换相以及拓扑状态变化。一旦开关网络以该速度求解完成，模型的其余部分就更容易被信赖。

将开关电源级放置在 FPGA 结构上

最佳的划分方案是将开关功率级部署在FPGA上，而将速度较慢的子系统保留在CPU上。电气换向需要最精细的时间步长，而热状态、机械轴和监控逻辑则不需要。混合架构将模型的各个部分部署在符合其时序需求和延迟限制的硬件上。

电机驱动模型是一个有用的例子。逆变器桥和直流链路应部署在FPGA上，因为它们会对每个门沿产生响应。如果电机的磁动力学带宽低于换相市场活动 ，则可将其保留在较慢的求解器上。由于快速域和慢速域在固定边界处交换信号，因此您的控制环路仍能感知到一个连贯的被控对象。

这种划分还能让 FPGA 资源集中用于能从中获益最多的部分。试图将所有过程方程都移到 FPGA 上，不仅无法改善计算结果，还会浪费逻辑资源和存储资源。硬件资源应优先用于开关状态、网络更新以及低延迟 I/O。其余部分则应放在更容易保持模型灵活性的地方。

将离散开关状态映射到适用于FPGA的逻辑电路

当开关位置以具有确定性更新规则的离散状态表示时，电力电子模型在FPGA上运行良好。每个门沿都必须立即选定一条有效的电路路径。模棱两可的开关逻辑会在换相过程中导致时序漂移和非法状态。清晰的状态映射是将原理图转化为可靠硬件求解器的关键。

一个简单的桥式支路就说明了这种方法。上侧器件、下侧器件、死区时间以及二极管导通状态必须以显式条件的形式表示，而不是作为时间控制不精确的软件标志。当栅极命令到达时，状态机评估其合法性，并在下一个硬件周期更新网络电导。这一序列确保了穿通保护和自由轮路径的一致性。

故障行为也需要同样的严谨性。去饱和跳闸、门电路阻塞和开路状况应作为具有已知延迟的直接状态变化纳入逻辑模型。如果目标是实现纳秒级时间步长仿真 ，就不能将这些情况交给速度较慢的监督处理环节。当每个离散事件都产生一个明确的电气后果时，该模型才能赢得信任。

固定点算术在FPGA上设定精度

定点运算决定了FPGA的精度，因为每个信号都采用有限的字长和特定的缩放比例。不恰当的缩放会导致峰值被截断，或使微小的量化纹波被掩盖。合理的缩放则能在整个工作范围内保留对控制和保护至关重要的市场活动 。在评估波形保真度之前，您需要制定一个数值设计方案。

一个具有 1,200 V 直流母线且量程为毫安级的电流环路，无法共用同一套精度不足的量程。母线电压需要裕度，而电流误差在接近零时则需要精细的分辨率。通常，您需要首先围绕最敏感的内部变量调整字长。这份简短的检查清单有助于确保该工作有条不紊地进行。

• 设定范围应基于最坏情况下的瞬态工况，而非额定稳态工况。
• 为超调、故障和传感器偏移预留余量。
• 在电流误差会影响控制动作的情况下，应使用更多位。
• 检查滤波器和积分器中累加器的增长情况。
• 将定点计算结果与高精度参考值进行比较。

这些检查之所以重要，是因为量化误差往往隐藏在看似稳定的地方。转换器即使通过了平均功率测试，仍可能导致保护逻辑中的阈值跨越出现失真。您对边沿时序的验证与对幅值的验证同样重要。数值形式 是系统模型的一部分，因此应与拓扑结构和时间步长一样受到同等重视。

选择一块尺寸与模型相匹配的FPGA开发板

合适的FPGA板是指能够以充足的裕量满足您的模型在时序、逻辑、存储器和I/O方面的限制的板卡。器件速度固然重要，但可用资源更为关键。在大型板上运行小型模型会浪费预算；而在小型板上运行过于密集的模型，一旦编译完开关逻辑和接口，将无法满足时序要求。

一个只有几个PWM通道的并网逆变器，与一个配备大量传感器、故障输入和低延迟输出的多变流器测试平台相比，其需求截然不同。在选择硬件之前，应预先估算开关数量、状态更新复杂度、内存占用以及I/O速率。下文的检查清单可确保选型具有实际意义，而非模糊不清。

电路板的选择实际上是一种时序预算的选择。您需要采购足够的确定性硬件，以确保在转换器所需的分辨率下维持电信号市场活动 。如果仅根据额定工作条件进行设计，一旦出现首个额外故障情况，设计上的不足就会暴露出来。合适的设计应为时序收敛预留余地，而不仅仅是为了完成模型编译。

通过闭环硬件测试验证时序精度

当仿真转换器对控制器指令的响应顺序和延迟与硬件预期一致时，即可验证其时序精度。闭环测试能迅速揭示边沿缺失、状态更新延迟以及数值缩放不准确等问题。这一步将快速模型转变为值得信赖的测试工具。您验证的是因果关系，而不仅仅是波形形状。

实际测试通常从一条PWM支路、一次电流测量和一条保护路径开始。您可以将栅极时序、电流响应和跳闸行为与参考模型或硬件捕获数据进行对比。在这种简易的测试设置中，抖动、关断延迟或缺失的死区时间效应会立即显现出来。从小处着手，有助于将调试工作限定在单一且清晰的电气路径上。

这种方法的可扩展性，要优于从大型集成模型中追逐漂亮的曲线。一旦快速级表现正常，就可以放心地添加系统的其余部分，因为开关基础是稳固的。当您需要FPGA以纳秒级的时间步长处理功率级，而更广泛的测试仍保持闭环和确定性时，OPAL-RT非常适合这项工作。优秀的转换器仿真 ，与其说依赖于原始计算能力，不如说更注重确保每个关键开关事件都发生在物理定律所规定的位置。

“优秀的转换器仿真 与其说注重原始计算能力，不如说更注重确保每个关键的切换事件都发生在物理定律所预期的位置。”