在实时 EMT仿真管理高频开关

核心要点

• 高频开关使得架构选择比求解器偏好更为重要，因此一旦时序误差开始影响行为，高速转换器模块就应部署在FPGA上。
  
• 对于大型电路结构和运行较慢的子系统而言，CPU 资源依然具有重要价值，尤其是在谨慎处理分区和多速率执行时。
  
• 在将每个子系统映射到与其时序负载、I/O 需求和验证目标相匹配的硬件时，混合执行的效果最佳。

在实时仿真 处理高频开关仿真 艰难的工程决策：最快的转换器行为应部署在FPGA硬件上，而系统其余部分仅在时间步长预算充足时才部署在CPU上。这一选择如今尤为重要，因为可再生能源装机容量在2023年增长了 50% ，达到近510吉瓦，这意味着更多基于变流器的设备正进入电网、驱动系统、储能系统以及测试台。

您仍然可以实时运行大型EMT模型，但前提是必须停止将每个子系统都视为需要相同的数值处理方式。快速切换、密集的转换器数量以及闭环控制器测试都会对通用模型结构造成严峻考验。 Harvest案例 ，在第2至5页中，高开关频率、精细的时序要求以及CPU与FPGA的混合执行，都被视为实际限制而非抽象的建模细节。

实时仿真 取决于计算架构的选择

实时EMT性能首先取决于架构，其次取决于模型细节。如果求解器、时间步长和硬件目标与您试图重现的开关行为不匹配，您将无法按时完成任务。

你应该将架构选择视为一项时序优化工作，而非单纯的软件偏好。当事件密度适中且模块划分清晰时，CPU 表现优异。一旦开关市场活动 涉及多个子模块，且死时处理变得重要，执行平台便成为建模的主要参数。忽视这一点的团队通常会花费数周时间去调试一个根本不适合该工作负载的求解器。

基于CPU的仿真 具有中等开关动态的大规模系统模型

当您更注重计算范围而非开关精度时，基于CPU的EMT算法效果最佳。大型电力网络、变压器、无源元件以及开关速度较慢的变流器部分，通常非常适合使用CPU求解器。

在一项案例研究中，整流侧无需高频开关，因此数十微秒的时间步长已足够。CPU求解器依然至关重要，因为它将二十多个换流器 多绕组变压器解耦，并在无需额外添加FPGA的情况下，使模型保持在实时限制范围内。

这才是正确利用 CPU 资源的方法。你应将 CPU 资源分配给模型中那些数值规模庞大但事件密度较低的部分。这样还能为更广泛的网络研究、故障设置和被控对象扩展提供灵活性。问题在于，当你要求 CPU 重现转换器堆栈中每一个门极转换、死区时间间隔和相位偏移开关事件时，麻烦就来了——因为转换器堆栈显然需要更精细的分辨率。

基于FPGA的仿真 纳秒级时间步长和高开关频率模型

当开关细节是模型本身而非副作用时，FPGA执行便是切实可行的解决方案。它能提供确定性的时序和极小的时步，而CPU在实时截止期限内无法满足这些要求。

该文件的第4页指出，基于FPGA的电力电子工具箱支持超过200 kHz的开关频率，以及小至纳秒级的时间步长。这对快速变流支路、精细的PWM行为以及器件间的相互作用至关重要——这些细节在扩大时间步长时会消失。级联H桥逆变器或高速SiC变流器便是很好的例子，因为边沿时序直接决定了电学结果。

最近的实验室研究也反映了来自硬件方面的同样压力。一项 NREL的研究 指出，大多数大功率换流器 开关频率在10 kHz至50 kHz之间，这在尚未引入多级相位偏移或故障逻辑的情况下，就已经给实时求解器的时序带来了巨大压力。

仿真 处理高频开关仿真 是一个艰难的工程决策：最快的转换器行为应部署在FPGA硬件上，而系统其余部分仅在时间步长预算充足的情况下才应部署在CPU上。”

电力电子设备的开关特性往往决定了何时需要使用FPGA

判断何时必须使用FPGA，关键在于开关行为，而不仅仅是模型规模。主要触发因素是密集且重复的市场活动 时序误差会影响控制响应、损耗、谐波或保护逻辑。

关于一个 阈值示例，每个全桥子模块的开关频率在500 Hz至1000 Hz之间，但多级相位偏移和PWM死区时间将每相的有效开关频率推高至10 kHz。这正是那种在理论上看似简单，实际执行却困难重重的情况。

您应留意以下三个预警信号。首先，微小的门时序误差开始改变波形形状。其次，多个转换器单元以交错模式切换，导致事件发生率倍增。第三，保护和控制功能依赖于市场活动 抖动市场活动 重现这些市场活动 。一旦出现这些迹象，FPGA就不再是优化方案，而是确保时序准确性的唯一可靠途径。

能够有效结合 CPU 和 FPGA 执行的模型划分策略

最优秀的实时EMT系统不会让单一类型的处理器包揽所有任务。它们会将模型拆分，使每个处理器在自身的时间预算内，处理其能够精确求解的物理部分。

中压驱动器便是明显的例子。逆变器侧因市场活动 死区时间要求严格，应由FPGA处理。而整流器、变压器耦合以及动态响应较慢的网络部分，只要其数值计算需求在微秒量级范围内，仍可由CPU处理。这正是本研究中展示的任务划分：FPGA负责转换器密集型部分，而CPU则负责规模更大但动态响应较慢的电气结构。

在此背景下，OPAL-RT 这样的平台至关重要，因为工作流不仅仅关乎纯粹的速度。您需要完善的 I/O 处理、同步执行，以及在转换器数量增加时扩展模型的切实可行方案。不合理的划分会带来更多接口问题，而非解决求解器的问题，因此 CPU 与 FPGA 之间的边界应遵循切换行为，而非组织惯例。

影响架构决策的成本、可扩展性和集成限制

架构选择虽属技术范畴，但预算和实验室条件仍对其产生影响。我们的目标并非将所有内容都集成到FPGA中，而是仅在会影响测试结果的地方投入精细的时序设计。

第 3 页的硬件细节展示了这一方案在实际中的具体实现。文中所述的仿真器直接支持 3 相 8 至 13 级级联的全桥拓扑，而更高层次的拓扑则采用光纤通信来传输开关信号和测量数据。这意味着系统具备可扩展性，但前提是必须从一开始就规划好 I/O 方案和同步机制。

您还应将集成成本视为模型成本的一部分。额外的 FPGA 容量、信号调理、编码器接口和光纤链路，若能消除原型开发风险或缩短控制验证周期，便是物有所值的。但对于每一个整流器、滤波器或馈线模型，这些投入并不值得。合理的架构设计应使硬件扩展与时序需求挂钩，而非基于对“处处追求最高保真度”这一模糊愿望。

导致 CPU 仿真无法满足实时时限的常见建模错误

CPU 实时 EMT 模型通常会因少数几种反复出现的错误而失败。其中大部分错误源于在具有截然不同时序需求的子系统之间强行采用统一的细节设置。

对 Harvest 案例的实务分析指出，其中存在五个常见错误：

• 将相同的精细时间步长同时分配给快速转换支路和慢速网络部分
• 将高度耦合的变压器和转换器模块保留在一个未分区的 CPU 任务中
• 在相位偏移后对 CPU 上的每个切换事件进行建模会使事件计数倍增
• 即使在闭环测试中，也将传感器和电机反馈视为次要因素
• 在不重新考虑I/O时序和同步限制的情况下增加转换器单元数量

构建级联驱动模型的团队很早就会遇到这些限制。第 5 页说明了多速率执行和解耦为何重要，而第 2 页则展示了开关数量和耦合度会如何迅速增加。未能按时完成通常并不意味着 EMT 无法实现。这表明，当开关问题不再具有通用性时，模型架构却仍保持着通用性。

“不合理的划分带来的接口问题往往比求解器带来的便利更多，因此 CPU 与 FPGA 之间的边界应遵循切换行为，而非组织惯例。”

混合式 CPU 和 FPGA 平台为复杂的 HIL 测试提供了可扩展的性能

对于复杂的HIL工作，混合平台能提供最实用的解决方案，因为它们能将计算方法与电气行为相匹配。正因如此，有条理的模块划分始终胜过“全CPU”的野心和“全FPGA”的过度设计。

最有力的证明来自实际应用，而非理论推演。第5页和第6页展示了一个实验方案，其中数字电机和传感器模型取代了风险较高的物理测试，用于控制验证、故障检查、多电机测试以及问题复现。这些优势源于将高速切换任务安排在恰当的位置，确保低速部分兼顾成本效益，并从项目伊始就将时限要求作为设计输入。

这就是您在构建自己的测试平台时应遵循的标准。干净利落的混合执行方式既能避免平台过度设计，又能防止对变换器建模不足。OPAL-RT自然符合这一最终判断，因为其价值不仅在于硬件本身。真正的价值在于其工作流：它允许您将高速电磁传输（EMT）切换功能部署在 FPGA 上，将更广泛的被控对象部分保留在 CPU 上，从而无需猜测即可获得可重复的硬件在环（HIL）测试结果。