适用于复杂电力电子模型的混合式 CPU 和 FPGA 工作流

核心要点

• 仿真 混合 CPU 和 FPGA仿真 ，若将分区基于时序和耦合约束而非模型的视觉布局进行划分，仿真 最佳。
• FPGA 应负责处理需要确定性执行的、开关操作密集的模块，而 CPU 则应负责处理在较大时间步长下仍能保持精度的、更广泛的电路网络。
• 可靠的HIL测试结果取决于严格的接口时序、受限的边界信号，以及从开环到闭环的分阶段验证。

当开关细节、机器模型和大型网络方程无法再容纳于单一处理路径时，混合 CPU 和 FPGA仿真 实时运行复杂电力电子模型的实用方法。 合理的任务划分并非简单地将“快速”任务分配给一个设备，而将“慢速”任务分配给另一个设备。而是将模型的每个部分分配给能够以稳定的时序、可接受的延迟以及足够的高保真度进行求解的资源，从而确保测试结果具有实用价值。2024年，数据中心占全球电力需求的1.5%，预计到2030年，这一比例将上升至约 3%，这预示着将围绕大量使用转换器的系统构建更广泛的电网和工业基础，而这些系统需要更完善的验证工作流。

最近的一个中压驱动器开发项目凸显了这一挑战。一个级联换流器模型包含数十个开关器件、电机模型、传感器以及变压器耦合。在单个处理器上运行整个模型会导致无法满足实时时限要求，这迫使团队将仿真 分配仿真 CPU 和 FPGA 资源仿真 。

复杂的电力电子模型已超出单处理器仿真真的能力范围

当电气开关行为、机器模型、传感器以及大型电气网络都必须在同一个固定时间步长内执行时，单处理器实时仿真 。

电力电子系统通常集成了工作动态速度差异极大的组件。开关器件的状态变化发生在微秒级甚至更短的时间内；机器动态则在毫秒级时间尺度上展开；而电网行为则随更长的电力周期演变。当单个处理器试图同时求解所有子系统时，求解器必须采用足够小的时间步长以捕捉开关细节。这一要求很快就会使计算需求超出处理器在实时条件下所能承受的范围。

电机驱动验证提供了一个实际的例子。现代驱动模型可能包含逆变器级、电流控制环路、电机电磁特性、编码器信号以及负载动态特性。如果开关网络要求亚微秒级的分辨率，整个系统就必须遵循这一时序约束。其结果是计算负载过大，且无法满足执行时限要求。

混合执行消除了这一瓶颈。工程师不再强迫单个处理器在最小时间步长内求解整个系统，而是将不同的子系统分配给适合其计算特性的硬件资源。

混合 CPU 和 FPGA 实时仿真 解析

“当开关细节、机器模型和大型网络方程无法再纳入单一处理路径时，混合 CPU 和 FPGA仿真 实时运行复杂电力电子模型的实用方法。”

混合仿真 模型仿真 多个执行域，这些域以不同的数值速度运行，同时保持实时同步。

FPGA部分负责执行那些需要极小时间步长和确定性时序的任务。开关设备、PWM逻辑、保护机制和传感器接口都属于这一范畴，因为它们依赖于可预测的周期级行为。CPU部分则负责处理电力网络、机器动力学、监控逻辑以及能够容忍较大时间步长的监测任务。

以并网逆变器验证平台为例。开关级和电流测量管道在FPGA硬件上运行，因此该模型能够准确再现晶体管栅极状态转换和电流纹波。与此同时，电网等效模型、变压器模型和监控逻辑则在CPU上运行。这些组件虽然仍与开关系统进行交互，但并不需要纳秒级的分辨率。

通信链路使两个域保持同步，从而使其能够在已知的时间间隔内交换电压、电流和位置等电气量。最终形成一个在两个处理环境中运行的统一工厂模型。

工程师在将模型划分到 CPU 和 FPGA 时采用的实用原则

合理的划分应遵循以下三个问题：哪些状态需要最小的时间步长，哪些状态可以容忍聚合，以及哪些接口可以在不破坏测试的情况下跨越边界。

一个转换器密集型驱动器便是一个鲜明的例子。栅极级开关市场活动、死区时间效应和电流重建应发生在时间步长最小的位置，因为该处的微小误差会扭曲系统的其余部分。对于开关要求较低的前端整流器，通常可以容忍数十微秒的时间步长，尤其是当其目的是再现总线行为而非每个子周期的细节时。 

你还需要将强耦合状态进行分组。一个为多个整流路径供电的变压器次级绕组，不应仅仅因为电路图看起来具有模块化特征，就在每个电气节点处进行分割。分区边界应设置在物理交互较慢、较弱，或已被作为电压、电流、位置或故障标志等接口量进行测量的位置。

将高频开关和转换器动态分配给FPGA执行

对于那些需要确定性时序、并行开关逻辑，且求解步骤远小于 CPU 在实时负载下所能处理的模型组件而言，FPGA 执行是其理想的归宿。

一个包含众多半导体器件、死区时间逻辑、PWM更新和故障联锁功能的变流器便是显而易见的例子。随附资料指出，基于FPGA的电力电子工具能够以极小的时间步长求解开关模型，并支持高开关频率，这正是其在逆变器模块、快速保护检查以及编码器或旋转变码器反馈路径中发挥作用的关键所在。

这一点至关重要，因为控制系统往往会对原理图上看似微不足道的细节做出反应。一个延迟的门极转换、一次短暂的过流尖峰，或者编码器沿信号晚了一个采样周期，都可能改变转矩响应和跳闸行为。这些绝非表面现象，它们决定了您的控制器能否顺利通过首次上电测试。

你应该克制将所有功率级都部署在FPGA上的冲动。FPGA的容量是有限的，调试工作更具结构性，而且某些子系统从纳秒级执行中获益甚微。

在 CPU 求解器上运行较慢的系统组件和大型网络

CPU求解器更适合于那些需要更广的模型范围但不需要极小时间步长的子系统。大型电力网络通常包含变压器、输电线路、负载和电机，它们在较长的电力时间尺度上相互作用。要高效求解这些网络，需要灵活的数值方法以及将方程分配到多个处理器核心的能力。基于CPU的电磁瞬态求解器能够很好地完成这项任务。

一个可再生能源电站模型 展示了该方法。逆变器的开关级运行在FPGA硬件上，但周围的电力网络包含变压器、电缆模型、保护装置和电网等效模型。这些组件的变化速率较慢，因此可以使用更大的时间步长进行求解，而不会损失精度。

将这些子系统保留在 CPU 硬件上，既能减少 FPGA 资源的占用，又能保持整个电气系统的仿真精度。工程师由此能够获得更全面的系统视图，而无需强制模型的每个部分都进行高速执行。

混合实时模型中的同步与通信要求

只有当同步、数据交换和I/O时序被视为植入模型的一部分，而非后台基础架构时，混合模型才能正常工作。

假设有一个以固定控制频率运行的并网逆变器控制器。该控制器期望在每个周期都能获得最新的相电流数据。如果 FPGA 模型计算电流的速度快于CPU传输数据的速度，控制器就会收到过时的数据，从而产生错误响应。工程师通过同步求解器的时间步长，并将通信间隔与控制采样率对齐，来避免这一问题。

实际检查非常简单：

• 应将接口采样率与控制环路匹配，而不仅仅是求解器环路。
• 确保边界信号在物理上具有实际意义，且数量有限。
• 传输、缩放和I/O转换的预留延迟。
• 不仅要在稳态运行条件下，还应在故障情况下验证同步性。
• 在边界两侧都进行日志记录，以便能察觉到定时错误。

跳过这些检查的团队往往要花上好几天时间调试控制器来解决通信问题。

常见的划分错误会导致实时仿真 下降

大多数分区失败的原因在于边界划分不佳，而非处理器性能不足。

一个常见的错误是拆分紧密耦合的电气状态，因为模型层次结构会让这种拆分看起来井井有条。另一个错误是将全部开关细节推送到FPGA上，同时将相关的测量和保护逻辑留在CPU上，这会在控制路径中产生隐性延迟。 

另一个常见的错误是认为开环运行成功就证明了划分是正确的。闭环HIL测试会暴露稳态仿真 显现的时序故障。传感器量化、故障锁存、控制器复位以及启动序列往往是模型失效的环节。此外，团队为了确保可扩展性而过度划分，结果反而将更多时间花在管理边界上，而非解决工程问题。

“有条理的拆分保持简单。”

相比那些纸面上看似高效却结构复杂的架构，减少边界、简化信号交换以及明确时序控制权，反而能产生更可靠的结果。

支持可扩展硬件在环验证的混合仿真

可扩展的HIL验证取决于严谨的模型准备、细致的划分，以及在控制器集成前的分阶段测试。

工程团队通常从离线建模开始，以验证数值行为。一旦模型结构稳定，开关密集型组件将转移至 FPGA 执行，而更广泛的电气网络则保留在 CPU 上。开环测试用于验证时序裕度、信号缩放和接口同步。只有在完成这些检查后，控制器才会连接到仿真。

在工程师利用混合执行方式验证控制算法时，中压驱动器的开发工作流遵循了这一结构。高速变流器的开关操作在FPGA硬件上运行，而速度较慢的电气子系统则在CPU上执行，这使得团队能够在给物理设备通电之前，安全地测试保护行为和电机响应。

OPAL-RT开发的平台通过在统一的实时框架内提供 CPU 与 FPGA 的同步执行，支持此类工作流。当分区规则得到一致应用时，混合仿真 一种可靠的工程工具，而非脆弱的原型模型。