在实时仿真中何时应使用 CPU 或 FPGA

核心要点

• 选择 CPU 和 FPGA 应基于时序需求和模型结构，而非单纯出于对更多硬件的偏好。
• 快速切换部分应部署在FPGA硬件上，而更复杂的被控对象模型通常应在CPU上执行。
• 如果对分区进行了周密的规划，混合架构能为您提供保真度、扩展性和测试效率之间的最佳平衡。

当市场活动切换、保护逻辑或脉冲定时需要在亚微秒级精度下解决时，应选择FPGA。随着电气化系统日益复杂，且测试台 容错空间测试台 ，这一差异的重要性逐年凸显。2024年，全球电动汽车销量已超过 1700万辆，这意味着越来越多的逆变器、充电器和电机控制设计正进入验证流程，而这些流程依赖于精准的实时测试。

“当您的模型规模较大、电路范围较广且能容忍微秒级步长时，请选择 CPU。”

当团队将 CPU 和 FPGA 视为可互换的计算选项时，往往会遇到问题。它们是不同的执行模型，各自拥有不同的优势、局限性和成本特征。优秀的架构设计在于将时序需求、模型结构和 I/O 要求与合适的处理路径相匹配，然后仅在真正需要最快硬件的地方保留最快的物理计算。

实时仿真 取决于计算架构的选择

CPU 和 FPGA的选择主要取决于时序和模型结构，而非品牌或个人偏好。

当您的电力系统模型包含庞大的网络、较慢的机电动态以及大量可共享较大固定步长的元件时，CPU 便能发挥其优势。包含馈线、变压器、电机和监视控制系统的电网研究通常符合这一特征。仿真 解析开关沿、死区时间、PWM 交互或纳秒级保护行为时，FPGA 便成为理想的选择——因为顺序处理器无法确定性地处理这些情况。

这一区别至关重要，因为一旦计算时间超过分配的步长，实时执行就会失败。一旦发生这种情况，模型就不再能忠实地模拟硬件。此时，你将不得不开始调试时序问题，而非系统本身。最安全的选择很少是全面采用速度最快的硬件。最安全的选择是：在必须准确呈现的最快行为上采用相应架构，而在更灵活的平台上，则允许其他部分运行得更慢。

基于CPU的仿真 具有中等开关动态的大规模系统模型

当您更注重模型规模、求解器的灵活性以及更便捷的迭代，而非极高的时间分辨率时，基于CPU的仿真 最理想仿真 。

微电网控制器保护研究便是很好的例子。您可能需要馈线、电源、断路器、变压器和机器模型，但无需以纳秒级精度解析每个换流器内部的每个开关事件。CPU 能够以实际的时间步长处理这种更宏观的系统视图，且模型更新更为简便。 Harvest 的案例研究 。某中压驱动器的整流侧采用较慢的开关频率，因此数十微秒的时间步长已足够，这使得在该模型部分采用 CPU 执行成为兼顾成本效益的选择。

当测试工作流频繁变更时，您也应优先考虑使用 CPU 执行。控制团队通常需要快速编辑、反复进行参数扫描，以及更便捷地访问庞大的系统组件库。这些任务在早期验证阶段至关重要，因为此时模型覆盖率往往比开关级别的细节更为重要。虽然 CPU 的处理能力有限，但当您的模型范围广泛，且时序目标以微秒而非纳秒为单位时，CPU 通常是最佳的起点。

基于FPGA的仿真 纳秒级时间步长和高开关频率模型

当您的模型必须以极小的步长、高度确定性的时序运行时，基于FPGA的仿真 最佳选择。

功率转换器 HIL 测试台便是最典型的例子。如果您的控制器需要响应载波级 PWM 行为、死区时间效应或快速故障转换，那么 CPU 无法像专用硬件逻辑那样保证相同的时序精度。已上传的驱动程序示例指出，对于开关频率高于 200 kHz 且时间步长小至纳秒级的电力电子模型，应采用 FPGA 进行执行。这正是 FPGA 的应用不再是可选而成为必需的领域。

其代价在于开发纪律性。FPGA资源是有限的，而详细的开关模型会迅速耗尽这些资源。您需要更精细的划分、更清晰的信号规划，并充分理解哪些行为必须保持显式实现。当待测控制器对市场活动的精确顺序和时序非常敏感时，这些努力便会带来回报。FPGA不仅仅是速度更快的CPU。它们更适合执行必须在精确间隔内进行且时序波动极小的重复性并行操作。

电力电子设备的开关特性往往决定了何时需要使用FPGA

切换行为通常是第一个技术信号，它预示着仅依赖CPU的模型将无法捕捉到重要的市场活动。

以级联式中压驱动器为例。该 Harvest成功案例 描述了单个全桥子模块以500至1000 Hz的频率进行开关，而相位偏移和PWM死区时间将每相的整体开关频率推高至10 kHz。该模型包含24个三相全桥模块、72个变压器至整流器的连接，以及多达96个开关。 虽然CPU仍可对该系统的仿真 ，但开关密集的区域往往是时序压力迅速积聚的地方。

这种压力不仅限于驱动系统。牵引逆变器、电池测试台、电网成换流器快充验证中也出现了同样的模式。一旦控制器的决策取决于瞬时响应而非平均电学响应，微小的时序误差就不再是无害的。据估计，2024年全球电力需求将增长 4.3%，这给工程师带来了更大压力，要求他们以更高的置信度对更多依赖换流器的系统进行验证。这也是开关精度从专业领域关注点转变为常规架构考量因素的原因之一。

能够有效结合 CPU 和 FPGA 执行的模型划分策略

当FPGA负责处理快速切换的域，而CPU负责处理较慢的电气和系统级动态时，混合执行的效果最佳。

中压驱动系统提供了一个实用的参考范例。逆变器和电机侧的电力电子部分可以保留在FPGA上，因为在那里，开关分辨率和确定性I/O最为关键。如果变压器、整流器、监控逻辑以及更广泛的系统环境其动态特性适合采用较大的时间步长，则可以保留在CPU上。较慢的整流部分保留在CPU上，而高速变流器的处理则交由FPGA执行。

良好的分区应遵循以下几条简单规则：

• 在FPGA上实现承载层交换和快速保护路径。
• 将广泛的电气网络和较慢的工厂动态处理保留在 CPU 上。
• 仅在信号变化足够缓慢时才跨越 CPU 和 FPGA 的边界。
• 尽量减少导致严格同步开销的往返耦合。
• 在集成控制器之前，先通过开环执行对时序裕度进行早期测试。

划分不仅是计算层面的决策，它还影响模型的可信度。不合理的划分会导致接口瓶颈、人为延迟以及掩盖实际控制问题的调试工作。而经过严格规划的划分，则能将混合架构转化为明显的工程优势。

影响架构决策的成本、可扩展性和集成限制

架构选择应遵循成本最低的方案，同时仍能保持您必须信赖的行为。

实验室在多个工作点上测试一个电机控制器时，通常应优先采用以 CPU 为核心的配置，这样能获得更好的性价比。您可以构建周边的被控对象、测试控制器的 I/O 功能，并优化边界情况，而无需在昂贵的快速硬件中填充那些几乎没有附加价值的模型细节。 

可扩展性同样至关重要。一旦涉及更大的转换器数量、更多的传感器或高密度I/O需求，关注点便会从原始计算能力转向系统封装。光链路、同步扩展和模块化I/O的重要性将与求解器选择同样关键。此时，平台设计便成为架构设计的一部分。 OPAL-RT系统常被用于此类工作流，因为团队需要在同一测试路径中实现CPU、FPGA和I/O的协同扩展，而非将其作为独立决策。这一宝贵的经验远不止于任何单一平台。您应从一开始就将架构、I/O和同步视为一个整体的设计问题。

导致 CPU 仿真无法满足实时时限的常见建模错误

当模型在不适合顺序求解器的地方保留了过多的快速细节时，CPU 模拟会无法按时完成。

在变流器研究中，一个常见的错误是将离线模型直接导入实时工作。该模型将每个开关器件都显式建模，保留了子系统间不必要的耦合，并且对所有环节都采用统一的激进时间步长。这看似严谨，但通常会导致超调。另一个常见的错误是将高速变流器部分与较慢的网络过分紧密地耦合，这迫使整个模型以高于实际需要的速度运行。

较慢的整流部分保留在 CPU 上，而对性能要求更高的开关行为则移至其他地方。该模型还利用求解器划分技术，将二十多个换流器 多绕组变压器解耦，从而确保模型能够满足实时时序约束。在您自己的工作中，也应采取同样的方法：剔除不必要的细节，尽早分离快速域和慢速域，并在宣布模型准备好进行 HIL 测试之前，先测试时序裕度。

混合式 CPU 和 FPGA 平台为复杂的 HIL 测试提供了可扩展的性能

“当系统中仅需部分模块具备极高的时序精度时，混合平台是进行复杂硬件在环（HIL）测试的最佳长期选择。”

这种判断源于实践，而非理论。大多数先进的仿真平台都融合了慢速和快速物理模型、广泛的系统背景，以及面向控制器的I/O接口，这些要素在故障情况下必须保持可信度。纯CPU方案会耗尽时序余量；而纯FPGA方案若强行将整个系统封装到硬件逻辑中，则会变得成本高昂且缺乏灵活性。当模块划分合理且接口设计清晰时，混合架构便能解决这一问题。

一个测试平台支持多种电机类型，能够安全地重现故障状况，并在开发早期就暴露控制问题。这正是您应当追求的目标。OPAL-RT自然契合这一愿景，因为其在CPU 和 FPGA 协同执行方面的成果，恰恰体现了顶尖实验室如何构建专业的测试系统。 优秀的实时仿真 并非仿真 选定一种处理器并寄希望于运气，而是要将模型的每个部分与能够忠实执行它的硬件相匹配。